[发明专利]在分体模块间进行AXI总线信号发送接收的方法及装置

权利要求书

1.一种在分体模块间进行高级可扩展接口AXI总线信号发送的方法，包括：

发送方模块通过AXI总线将待发送数据写入乒乓随机存取存储器RAM中；其中，写入速率为clk0，通过AXI总线写入的数据位宽为N；

帧格式转换单元从所述乒乓RAM中读取数据，并将在一预设时长内读出的数据及同步字K28.5写入到一宽为M比特的帧格式后，发送给第一串行器/解串器SERDES；其中，M为所述第一SERDES的并行输入数据位宽值；

所述第一SERDES对所述帧格式中的所有比特数据进行编码、并串转换及数模转换处理后，将得到的数据以串行的方式发送给接收方模块。

2.如权利要求1所述的方法，其特征在于：

所述第一SERDES的并行输入数据速率为clk1，串行输出数据速率为R；其所述R值满足如下条件：

R＞clk0×N。

3.如权利要求2所述的方法，其特征在于：

所述预设的时长T0值通过下式计算：

N×T0×clk0+K28.5＝M×T0×clk1

其中，K28.5为所述同步字K28.5的长度。

4.如权利要求3所述的方法，其特征在于：

所述帧结构的长度L＝T0×clk1。

5.一种在分体模块间进行高级可扩展接口AXI总线信号接收的方法，包括：

接收方的第二串行器/解串器SERDES接收到发送方发来的串行模拟数据后，对该数据进行时钟恢复与数据恢复、串并转换以及解码操作后，发送给接收方的第二帧格式转换单元；

所述第二帧格式转换单元对接收到的数据进行解帧，并把解出的AXI总线数据写入第二乒乓RAM中；

所述接收方模块从所述第二乒乓RAM中读取恢复出的AXI总线数据。

6.如权利要求5所述的方法，其特征在于：

所述对数据进行解码操作，具体包括：对所述数据进行10B8B解码操作。

7.一种在分体模块间进行高级可扩展接口AXI总线信号发送的装置，包括：

乒乓随机存取存储器RAM，用于将发送方模块通过AXI总线发来的待发送数据写入本存储器中；其中，写入速率为clk0，通过AXI总线写入的数据位宽为N；

帧格式转换单元，用于从所述乒乓RAM中读取数据，并将在一预设时长内读出的数据及同步字K28.5写入到一宽为M比特的帧格式后，发送给第一串行器/解串器SERDES；其中，M为所述第一SERDES的并行输入数据位宽值；

所述第一SERDES，用于对所述帧格式中的所有比特数据进行编码、并串转换及数模转换处理后，将得到的数据以串行的方式发送给接收方模块。

8.如权利要求7所述的装置，其特征在于：

所述第一SERDES的并行输入数据速率为clk1，串行输出数据速率为R；其所述R值满足如下条件：

R＞clk0×N。

9.如权利要求8所述的装置，其特征在于：

所述预设的时长T0值通过下式计算：

N×T0×clk0+K28.5＝M×T0×clk1

其中，K28.5为所述同步字K28.5的长度。

10.如权利要求9所述的装置，其特征在于：

所述帧结构的长度L＝T0×clk1。

11.一种在分体模块间进行高级可扩展接口AXI总线信号接收的装置，包括：

第二串行器/解串器SERDES，用于接收到发送方发来的串行模拟数据后，对该数据进行时钟恢复与数据恢复、串并转换以及解码操作后，发送给接收方的第二帧格式转换单元；

所述第二帧格式转换单元，用于对接收到的数据进行解帧，并把解出的AXI总线数据写入第二乒乓RAM中。

12.如权利要求11所述的装置，其特征在于：

所述第二串行器/解串器用于对数据进行解码操作，具体包括：所述第二串行器/解串器用于对所述数据进行10B8B解码操作。