[发明专利]用于多核处理器的一致性维护装置及一致性交互方法

说明书

【技术领域】

本发明涉及计算机技术领域，尤其涉及多核处理器Cache一致性维护的相关装置和一致性交互方法。

【背景技术】

良好的可扩展性和对芯片面积的高效利用促使CMP处理器(Chip Multi-Processor)被广泛使用。然而，芯片上连线的电气特性不可能与半导体工艺等比例缩放，线延迟问题已经成为未来CMP设计的重要限制因素。研究者提出延迟非一致的Cache访问(Non-Uniform Cache Access，NUCA)结构来减轻线延迟对访问Cache延迟的负面影响，如D-NUCA，NuRAPID，Victim Replication等。在NUCA结构下，访存延迟依赖于请求内核与目标数据之间的具体物理距离。如果目标数据存在于请求内核附近内核中，则平均数据访问延迟就能够被减少，这一特性同样适用于Cache一致性问题。

Cache一致性协议是CMP处理器正确运行的保证，考虑到扩展性问题，相对于总线监听协议来说，基于目录的Cache一致性协议是大规模CMP更合适的选择。目录能够跟踪全局的一致性状态和L2 Cache中数据所有共享者的标识。缺失内核将通过网络把消息发送到相应目录内核中进行处理。然而，不断提升的线延迟和多个内核间复杂的一致性交互直接导致了访存延迟的提升。如何为深亚微米工艺下的多核处理器设计高效、可扩展的Cache一致性协议已经成为体系结构领域研究的重要内容。

通过研究已有的基于目录的Cache一致性协议，我们发现发生读缺失内核需要访问目录内核来间接得到一致性信息，这将增加Cache读缺失延迟。更重要的是，在较为常用的瓦片式CMP结构下，这种间接性将导致更多的Cache缺失。原因是目录信息通常是通过物理地址映射关系分布在这些瓦片式的内核中，而不考虑内核可能访问任何一个数据块，因此需要访问远程Cache的可能性大大增加。间接性的读操作将在以下两方面对性能产生负面影响：首先，相对于写操作来说，读操作的效率能够在更大程度上影响系统的整体性能。其次，在多个请求同时访问目录的情况下，目录访问会发生拥塞，多个读操作不得不被排队依次响应，从而增加了读缺失的平均访存延迟。与读缺失类似，写操作也存在同样的间接性。

为了减少一致性交互延迟，文献1“Stefanos Kaxiras and Georgios Keramidas.2010.SARC Coherence：Scaling Directory Cache Coherence in Performance and Power.IEEE Micro 30，5(September 2010)，54-65.”提出Writer一致性协议，该协议的创新在于使用基于预测的透明读操作，能够使一部分读操作在获得数据后不在目录中保留“踪迹”，而是在同步操作时自作废，后续写操作不用作废这些透明读数据。这降低了一致性状态转换频率(E或M→S)，简化了写操作一致性交互过程，但同时也削弱了已经建立的数据局部性。写操作同样基于历史预测，但如果预测错误需要增加额外的一致性交互延迟。另外，这种协议需要弱顺序存储模型和复杂的软件同步策略，限制了其应用范围。

文献2“Alberto Ros，Manuel E.Acacio，and Jose M.Garcia.2010.A Direct Coherence Protocol for Many-Core Chip Multiprocessors.IEEE Transaction of Parallel and Distributed System.21，12(December 2010)，1779-1792.”提出DiCo-CMP一致性协议，通过将目录信息集成在数据拥有者内核中，DiCo-CMP能直接将请求发送到数据的拥有者，而不是先发送到目录内核，再转发到数据拥有者，避免了间接数据访问。相对于普通目录协议，DiCo-CMP能够使访存延迟平均减少6％左右。DiCo-CMP只考虑到直接提供有效数据，由于集成目录的数据拥有者内核位置固定，而无法兼顾到该有效数据是否距离请求内核最近，事实上可能存在距离请求内核更近的有效数据，因此访存延迟仍有降低空间。