[发明专利]高速缓冲存储器系统

权利要求书

1.一种高速缓冲存储器系统，包括：

高速缓冲存储器，所述高速缓冲存储器用于存储包含标签分区和数据分区的数据；

错误检测单元，所述错误检测单元用于检测所述标签分区和所述数据分区中的错误；以及

控制单元，所述控制单元在直写系统中操作所述高速缓冲存储器，并且将如下两个信号的逻辑乘积的结果的信号定义为将被传送给CPU的高速缓存命中信息：所述标签分区中的高速缓存命中信息中的指示存在高速缓存命中的信号和指示在所述错误检测单元的错误检测处理中没有检测到错误的信号，其中

当与在存在高速缓存未命中的情况中一样已经发生错误时，与所述高速缓冲存储器中的已经发生错误的数据相对应的地址的数据被从主存储器读取，并且所述高速缓冲存储器中的导致该错误的数据被用读取的数据替换。

2.如权利要求1所述的系统，其中，

所述高速缓冲存储器包括软错误比特，当每条数据中发生错误时，所述软错误比特被设置为“1”；并且

当在所述错误检测单元中针对其中所述软错误比特被设置为“1”的数据检测到错误时，所述控制单元生成对于CPU的中断信号。

3.如权利要求1所述的系统，还包括：

寄存器，所述寄存器在之前已经发生错误时被设置并且被周期性的重置，其中

当所述寄存器被设置并且所述错误检测单元检测到错误时，所述控制单元生成对于CPU的中断信号。

4.如权利要求1所述的系统，其中

所述错误检测单元包括奇偶校验电路。

5.如权利要求1所述的系统，其中

所述错误检测单元包括奇偶校验电路和ECC电路，并且在所述电路之间切换。

6.如权利要求1所述的系统，其中

所述错误检测单元包括用于1比特错误校正和2比特错误检测的ECC电路，并且在能够检测的2比特错误已经被检测到时判定已经发生错误。

7.如权利要求1所述的系统，其中

当在写操作期间所述高速缓冲存储器中发生错误时，所述标签分区的状态被置于无效状态。

8.如权利要求1所述的系统，其中

所述错误检测单元包括奇偶校验电路和ECC电路，并且同时操作这两个电路。

9.如权利要求1所述的系统，其中：

所述高速缓冲存储器采用2N通道集合关联系统；并且

所述控制单元执行对将相同数据写入一对通道的控制并且在两个通道中同时执行数据读取，并且如果在一个通道中发生错误，则将另一个通道置于有效状态以用于读存取。

10.一种半导体装置，包括根据权利要求1所述的系统。

11.一种控制高速缓冲存储器系统的方法，所述高速缓冲存储器系统具有高速缓冲存储器，所述高速缓冲存储器存储包含标签分区和数据分区的数据，所述方法包括：

检测所述标签分区和所述数据分区中的错误；

在直写系统中操作所述高速缓冲存储器，并且将如下两个信号的逻辑乘积的结果的信号定义为将被传送给CPU的高速缓存命中信息：所述标签分区中的高速缓存命中信息中的指示存在高速缓存命中的信号和指示在错误检测处理中没有检测到错误的信号；以及

当与存在高速缓存未命中的情况中一样已经发生错误时，从主存储器读取与所述高速缓冲存储器中的已经发生错误的数据相对应的地址的数据，并且用读取的数据替换所述高速缓冲存储器中的导致该错误的数据。