[发明专利]一种采用两次外延锑埋层技术的双极型器件制作工艺

说明书

技术领域

本发明是一种在半导体元器件制作工艺中采用两次外延及锑埋层技术的工艺方法，属于半导体制作技术领域。

背景技术

随着集成电路技术的发展，对于功率放大类集成电路的技术要求越来越高，希望能在尽可能小的芯片上输出尽可能大的功率。为此，功放类集成电路的输出级设计就显的尤为关键。目前功放电路使用较多的输出级结构如图1所示，图中T1,T2复合而成的PNP型管与NPN型管T3构成互补形式输出。当输入信号为正半周时，T1,T2导通，T3截止，输出管饱和压降取决于T1管饱和压降+T2管Vbe；当输入信号为负半周时，T1,T2截止，T3导通，饱和压降取决于T3管饱和压降。众所周知，器件饱和压降越小，电路输出功率越大。由此可见，以上电路的输出功率主要受制于T1管饱和压降和T3管饱和压降。且T1管一般为横向PNP管，饱和压降尤其较大。而减小NPN管T3饱和压降的常规方法，一般是采用加一次锑埋层及磷桥的方法。

当悬浮PNP管的技术出现后，悬浮PNP管饱和压降就可以做的很小，且电流能力较强，因此悬浮PNP管可以直接用作输出管取代上图中的T1,T2管，如图2所示，这样既可以降低输出级饱和压降，提高电路输出功率，又可以减小芯片面积，降低成本。

目前国外及国内只有少数几个厂家掌握悬浮PNP管工艺，并且均采用一次外延技术，该技术中锑埋浓度不能做的较淡，否则悬浮PNP管集电极与衬底容易漏电失效；而锑埋浓度做浓的后果会补偿较多的硼埋（即悬浮PNP管集电极）浓度，这样就限制了悬浮PNP管饱和压降进一步减小，影响了电路输出功率的进一步提高。

常规工艺采用一次外延的N型埋层，工艺流程如图3所示， 在这个工艺平台下，最终形成的NPN管和悬浮PNP管纵向结构如图5和图6所示，其基本单管参数如下：NPN β=100~250/Ic=1mA，BVceo=30~40V，BVcbo=50~60V，BVebo=7~7.5V；悬浮PNP β=100~150/Ic=1mA，BVceo=30~40V，BVcbo=45~50V，BVebo=18~20V。

发明内容

技术问题：本发明的目的是为了减小NPN管和悬浮PNP管饱和压降，提高电路输出功率。采用两次外延锑埋层技术的双极型NPN管和悬浮PNP管的制作工艺，即在制作NPN管和悬浮PNP管的工艺中采用两次外延及锑埋层技术。NPN管采用两次外延两次锑埋层，锑埋浓度较浓，饱和压降较小。悬浮PNP管采用两次外延及一次锑埋层两次硼埋层，这样，硼埋浓度较浓，悬浮PNP管饱和压降较小。

技术方案：从芯片面积上来说，采用两次外延锑埋层技术与常规采用一次外延技术芯片面积大小相同，不需额外增加芯片面积，仅工艺过程有所不同。

本发明一种采用两次外延锑埋层技术的双极型器件制作工艺，采用两次外延锑埋层工艺制作悬浮PNP管和NPN管的材料片为P型<100>晶向，电阻率为8～20Ω·cm，工艺流程如图4所示，工艺步骤如下：

1.      锑埋一注入，退火

2.      硼埋一注入，退火

3.      外延一

4.      锑埋二注入，退火

5.      硼埋二注入，退火

6.      外延二

7.      N阱注入，退火

8.      磷桥扩散

9.      隔离扩散

10.  低硼、基区、浓硼注入，退火

11.  发射区注入，退火

12.  接触孔刻蚀

13.  金属一溅射，刻蚀

14.  通孔刻蚀

15.  金属二溅射，刻蚀

16.  压点刻蚀

在这个工艺平台下，最终形成的NPN管和悬浮PNP管纵向结构分别如图7和图8所示，基本单管参数如下：NPN管β=100~300/Ic=1mA，BVceo=35~45V，BVcbo=50~65V，BVebo=6~7.5V；悬浮PNP管 β=80~120/Ic=1mA，BVceo=35~45V，BVcbo=46~55V，BVebo=18~20V。