[发明专利]高速电流模式逻辑到互补金属氧化物半导体信号转换电路

说明书

技术领域

本发明涉及半导体电路设计领域，尤其涉及一种高速电流模式逻辑（CML）到互补金属氧化物半导体（CMOS）时钟信号转换电路。

背景技术

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL等，其中，CML电平是所有高速数据接口中最简单的一种，其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作，CML接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50 Ω，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16 mA。假定CML的输出负载为一个50Ω上拉电阻，则单端CML输出信号的摆幅为VCC~VCC-0.4 V。在这种情况下，差分输出信号摆幅为800 mV，信号摆幅较小，所以功耗很低，CML接口电平功耗低于ECL的1/2，而且它的差分信号接口和ECL、LVDS电平具有类似的特点。

在高速的并转串电路中，往往超过3GHz的时钟输入都是CML模式的，而在较低频率的并转串电路都是通过数字电路来实现。这样就需要一个CML转成CMOS的电路，在整个高速并转串过程中，往往需要时钟的延时不要超过一个时钟周期，这样就要求CML转CMOS电路的延时能够越短越好，传统的电路如图1所示。由阿根廷的Tondo, D.F.和Lopez, R.R.发表的文章《一种低压、高速的CMOS/CML 16:1的串行器》（《A low-power, high-speed CMOS/CML 16:1 serializer》，Micro-Nanoelectronics, Technology and Applications, 2009. EAMTA 2009 1-2 Oct. 2009，page(s): 81-86）中提出了目前使用最为广泛的CML到CMOS时钟信号转换电路结构，具体65nm制程和45nm制程的信号转换电路图分别如图2a、图2b所示。

发明内容

针对上述存在的问题，本发明的目的是提供一种高速电流模式逻辑（CML）到互补金属氧化物半导体（CMOS）时钟信号转换电路，降低了原电路结构的延时，并保持了原电路结构的功能有效性。

本发明的目的是通过下述技术方案实现的：

一种高速电流模式逻辑到互补金属氧化物半导体信号转换电路，包括：

第一差分单元，第二差分单元和输出单元，所述第一差分单元包括第一差分管M1、第二差分管M2，所述第二差分单元包括第三差分管M3、第四差分管M4，所述输出单元由第一反相器和第二反相器串接而成，所述第一差分管M1、所述第二差分管M2的栅极之间接收输入电压，所述第一差分管M1的源极或者漏极与所述第二差分管M2的源极或者漏极连接，所述第一差分管M1的源极或者漏极与所述第三差分管M3的源极或者漏极连接，所述第二差分管M2的源极或者漏极与所述第四差分管M4的源极或者漏极连接，所述第三差分管M3和所述第四差分管M4的栅极对接，所述第三差分管的栅极和其源极或者漏极连通，所述第一反相器的输入端与所述第二差分管M2的源极或者漏极连接，所述第三差分管M3的源极或者漏极、所述第四差分管M4的源极或者漏极与电源电压连接，其中，设有一电阻与所述第一反相器并联。

上述信号转换电路，其中，所述第一差分管M1和所述第二差分管M2为NMOS管。

上述信号转换电路，其中，所述第三差分管M3和所述第四差分管M4为PMOS管。

上述信号转换电路，其中，所述第一反相器的输入端通过电阻与其输出端连接。

上述信号转换电路，其中，所述信号转换电路的延时时间为34ps。

与已有技术相比，本发明的有益效果在于：

本发明提供的CML到CMOS转换电路较传统电路将延时时间从64ps提高到了34ps，提高了将近一倍，这样为高速并转串电路提供了更多的时钟延时冗余度。

附图说明

图1是传统的CML转成CMOS的高速并转串电路示意图；

图2a、图2b分别是现有技术中的65nm制程和45nm制程的CML转成CMOS的高速并转串电路示意图；

图3是本发明的CML转成CMOS的高速并转串电路示意图；

图4是本发明的CML转成CMOS的高速并转串电路的仿真输出波形图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。