[发明专利]抗单粒子翻转的可复位D触发器

说明书

技术领域

本发明涉及一种带有复位结构的主从D触发器，特别涉及一种抗单粒子翻 转(signal event upset)的可复位D触发器。

背景技术

在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。 集成电路受这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲， 可能使集成电路内部节点原有的电平发生翻转，此效应称为单粒子翻转 (SEU)。单粒子轰击集成电路的LET(线性能量转移)值越高，产生的电子 脉冲越强。航空、航天领域中使用的集成电路都会受到单粒子翻转的威胁，使 集成电路工作不稳定，甚至产生致命的错误，因此开发先进的集成电路抗单粒 子翻转加固技术尤为重要。

集成电路的抗单粒子翻转加固技术可以分为系统级加固、电路级加固和器 件级加固。系统级加固的集成电路可靠性高，但版图面积大、功耗大、运行速 度慢。器件级加固的集成电路运行速度快，版图面积小、功耗低，但器件级加 固实现难度大，成本高。电路级加固的集成电路可靠性高，版图面积、功耗和 运行速度优于系统级加固的集成电路，且实现难度和成本小于器件级加固的集 成电路，是十分重要的集成电路抗单粒子翻转加固方法。

D触发器是时序逻辑电路中使用最多的单元之一，其抗单粒子翻转能力直 接决定了集成电路的抗单粒子翻转能力。对D触发器进行电路级加固可以在较 小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转能力。

传统的D触发器为主从D触发器，一般由主级锁存器和从级锁存器串联 构成，锁存器的抗单粒子翻转加固是实现D触发器抗单粒子加固的有效方法。 T.Clain等人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报) 上发表的“Upset Hardened Memory Design for Submicron CMOS Technology” (在亚微米CMOS技术下的翻转加固存储单元设计)(1996年12月第6期43 卷，第2874～2878页)提出了一种冗余加固的锁存器，该锁存器在经典锁存器 结构的基础上增加了一个反相器和一个反馈回路，与原有反相器和反馈回路互 为冗余电路。反相器中N管的输入和P管的输入分离，分别连接两个反馈回 路，反馈回路中C²MOS电路的N管和P管的输入分别来自两个反相器的输出。 该锁存器的信号输入和信号保存由C²MOS时钟电路控制。该冗余加固的锁存 器优点在于：轰击一个节点时产生的翻转电平可以通过其冗余电路内对应节点 的正确电平恢复到原来状态。该冗余加固的锁存器的不足在于：输入端两个互 为冗余的C²MOS电路共用一个上拉PMOS管和一个下拉NMOS管，使反馈 回路中C²MOS电路的输出节点与冗余电路对应节点之间存在一个间接通路， 当单粒子轰击使该C²MOS电路输出节点的电平翻转，则该翻转电平会沿间接 通路传播到冗余电路的对应节点，如果单粒子轰击的LET值较高，则两个互 为冗余的电路均会发生电平翻转，最终使锁存器的输出也发生翻转。由两个该 种冗余加固的锁存器串联组成的传统冗余加固的D触发器，当单粒子轰击的 LET值较高，则两个互为冗余的电路也均会发生电平翻转，最终使传统冗余加 固的D触发器的输出也发生翻转。R.Naseer等人在the 48th IEEE International  Midwest Symposium on Circuits and Systems(第48届IEEE电路和系统中西部 国际会议)上发表的“The DF-DICE Storage Element for Immunity to Soft Errors” (对软错误免疫的DF-DICE存储单元)也提出了一种与上述锁存器结构类似 的冗余加固的锁存器。此锁存器输入端的两个C²MOS电路是完全独立的，两 个互为冗余的电路中对应节点不存在间接通路，克服了T.Clain等人提出的 冗余加固的锁存器的不足之处。但R.Naseer等人提出的冗余加固的锁存器在反 馈回路中使用了传输门结构，当一个节点受单粒子轰击发生翻转时，其冗余电 路将正确电平通过传输门反馈至该节点。由于传输门结构的噪声容限较低，反 馈回路的信号反馈能力较弱，当单粒子轰击的LET值较高时，反馈回路不能 使该节点恢复正确电平，严重影响了该锁存器抗单粒子翻转能力。由两个该种 冗余加固的锁存器串联组成的传统冗余加固的D触发器，当单粒子轰击的LET 值较高时，也会因为反馈回路中的传输门结构，不能使该节点恢复正确电平， 影响了该传统冗余加固的D触发器抗单粒子翻转能力。