[发明专利]MIC总线上的曼码转换方法

权利要求书

1.一种MIC总线上的曼码转换方法，用于实现MIC总线与协议处理模块的通信，即将由所述的MIC总线上接收的串行曼码数据转换为并行数据后送入所述的协议处理模块，或将所述的协议处理模块输出的并行数据转换为串行曼码后送到所述的MIC总线上传输，所述的串行曼码数据包括同步头、串行数据字位、奇偶校验位；所述的并行曼码数据包括由所述的串行数据字位转换而来的并行数据字位；

其特征在于：该方法通过发送模块、接收模块、使能模块来实现所述的通信，所述的使能模块分别与所述的发送模块和所述的接收模块相连接，使能信号通过所述的使能模块控制所述的发送模块和所述的接收模块；

所述的接收模块接收所述的MIC总线上的串行曼码数据，并将所述的串行曼码数据转换为所述的并行曼码数据后输出至所述的协议处理模块中；所述的发送模块接收所述的协议处理模块送入的所述的并行曼码数据，并将所述的并行曼码数据转换为所述的串行曼码数据后发送至所述的MIC总线上。

2.根据权利要求1所述的MIC总线上的曼码转换方法，其特征在于：所述的接收模块包括构成解码控制模块的解码模块、与所述的解码模块的输出端相连接的数据解析模块；所述的接收模块的工作包括如下步骤：

①所述的解码模块由所述的MIC总线上接收所述的串行数据信息并提取出其同步头，再提取出所述的同步头后的串行数据字位中每一位的中间跳变沿时刻的脉冲组并输出；

②所述的数据解析模块将所述的脉冲组通过移位解析出每一位的电平形成串行解码数据，并将所述的串行解码数据转换为所述的并行曼码数据。

3.根据权利要求2所述的MIC总线上的曼码转换方法，其特征在于：所述的解码控制模块还包括与所述的数据解析模块相连接的接收控制模块，所述的接收控制模块包括计时单元、校验单元；

所述的计时单元对所述的并行曼码数据的曼码维持时间进行判断，当所述的曼码维持时间超过曼码所协议规定的时限时，所述的接收控制模块输出曼码错误信号；

所述的检验模块对所述的并行曼码数据计算出其奇偶校验位并与所述的MIC总线上传输串行曼码数据的的奇偶校验位比较，当二者不符时，所述的接收控制模块输出校验位错误信号。

4.根据权利要求2所述的MIC总线上的曼码转换方法，其特征在于：所述的解码控制模块还包括与所述的数据解析模块相连接的状态模块，当所述的接收模块接收所述的串行曼码数据时，所述的状态模块输出状态指示信号。

5.根据权利要求2所述的MIC总线上的曼码转换方法，其特征在于：所述的接收模块包括两路所述的解码控制模块，所述的两路解码控制模块分别为第一路解码控制模块和第二路解码控制模块，所述的接收模块还包括与所述的两路解码控制模块的输出端相连接的优先权控制模块；

当仅有一路所述的解码控制模块输出正确的并行曼码数据时，所述的优先权控制模块选择输出所述的正确的并行曼码数据，当两路所述的解码控制模块均输出正确的并行曼码数据时，所述的优先权控制模块选择输出所述的第一路解码控制模块所输出的并行曼码数据。

6.根据权利要求1所述的MIC总线上的曼码转换方法，其特征在于：所述的接收模块输入有控制所述的并行曼码数据输出的第一控制信号。

7.根据权利要求1所述的MIC总线上的曼码转换方法，其特征在于：所述的发送模块的工作包括如下步骤：

①所述的发送模块首先在所述的并行曼码数据的高位加上所述的同步头，并在所述的并行曼码数据的低位加上所述的奇偶校验位，得到并行转换数据；

②所述的发送模块将所述的并行转换数据进行并行到串行转换，将其转换为不归零串行码；

③将所述的不归零串行码的每一位在中间进行电平转换，将其转换为所述的串行曼码数据。

8.根据权利要求7所述的MIC总线上的曼码转换方法，其特征在于：所述的发送模块包括两路输出，所述的两路输出由所述的使能信号控制。

9.根据权利要求1所述的MIC总线上的曼码转换方法，其特征在于：所述的发送模块将所述的串行曼码数据输出完成后，其产生发送完毕指示脉冲信号。

10.根据权利要求1所述的MIC总线上的曼码转换方法，其特征在于：所述的发送模块输入有控制所述的串行曼码数据输出的第二控制信号。