[发明专利]硅通孔测试结构及测试方法

说明书

技术领域

本发明涉及半导体测试技术领域，特别涉及一种用于测试硅通孔隔离区半径的硅通孔测试结构及测试方法。

背景技术

随着便携式电子设备例如手机等的快速发展，便携式电子设备的体积变得越来越小，提供的功能变得越来越广泛，因此非常有必要在不增加设备尺寸的前提下，提高内置芯片的集成度。由于目前半导体器件的特征尺寸已经变得非常小，希望在二维的结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成。通过三维堆叠，可以大幅度的提高半导体器件的集成度，减小封装的几何尺寸，满足微电子产品对于多功能和小型化的需求；(2)提高电性能。由于硅通孔技术可以大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题，提高电性能；(3)多功能集成。传统的二维SOC技术必须通过复杂的设计以及很大的芯片尺寸来实现将具有有限几种功能的芯片进行集成，很难实现多功能芯片的集成，而通过利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

目前形成硅通孔的主要方法包括：利用干法刻蚀在硅衬底的第一表面形成通孔；在所述通孔侧壁和底部表面形成隔离层；采用电镀的方法将铜填充满所述通孔，并用化学机械抛光移除多余的铜电镀层；对所述硅衬底的与第一表面相对的第二表面进行化学机械抛光，直到暴露出填充满铜的通孔，形成硅通孔。

更多关于硅通孔的信息请参考公开号为US2010/0171226A1的美国专利文献。

但是由于硅通孔贯穿整个晶圆，所述硅通孔会对附近的晶圆结构和半导体器件造成影响，但目前还没有能有效地测试硅通孔对附近的晶圆结构和半导体器件造成影响的半导体测试结构。

发明内容

本发明解决的问题是提供一种硅通孔测试结构及测试方法，利用所述硅通孔测试结构及测试方法可以能容易地获得硅通孔隔离区的半径，测量精确、灵敏且方便快捷。

为解决上述问题，本发明实施例提供了一种硅通孔测试结构，包括：

硅衬底，贯穿所述硅衬底的硅通孔；

围绕着所述硅通孔排列的若干MOS晶体管，所述MOS晶体管围绕所述硅通孔的圆心围成若干个同心圆环。

可选的，所述MOS晶体管包括NMOS晶体管和PMOS晶体管。

可选的，所述NMOS晶体管和PMOS晶体管的数量至少各为2个。

可选的，位于同一圆环上的所述NMOS晶体管和PMOS晶体管是间隔排列。

可选的，位于同一圆环上的所述NMOS晶体管和PMOS晶体管是与硅通孔的圆心呈等角度排列。

可选的，所述NMOS晶体管和PMOS晶体管围绕所述硅通孔的圆心呈放射状排列。

可选的，位于同一射线上的NMOS晶体管和PMOS晶体管间隔排列。

可选的，所述同心圆环之间的间距相等。

可选的，所述MOS晶体管的栅极长度方向平行或垂直于所述从硅通孔的圆心发出的且穿过所述MOS晶体管中心位置的射线。

本发明实施例还提供了一种利用所述硅通孔测试结构的测试方法，包括：

提供硅通孔测试结构，测试所述硅通孔测试结构中的MOS晶体管的第一电学参数；

提供周围未形成有硅通孔的MOS晶体管，测试所述周围未形成有硅通孔的MOS晶体管的第二电学参数；

将所述第一电学参数与第二电学参数进行比较，获得所述硅通孔隔离区的半径。

可选的，依次将不同圆环上的MOS晶体管对应的第一电学参数与第二电学参数进行比较，当检测到若干个所述第一电学参数和第二电学参数相同时，在对应的MOS晶体管所在的圆环的半径值中选取最小值，所述最小值即为所述硅通孔隔离区的半径。

可选的，所述第一电学参数、第二电学参数的类型包括：阈值电压、饱和漏极电流、截止漏极电流、导通电阻、栅极电流、跨导、源漏电导、电压放大系数其中一种或几种。

可选的，所述周围未形成有硅通孔的MOS晶体管摆放位置、摆放间距与硅通孔测试结构中的MOS晶体管的摆放位置、摆放间距相同。