[发明专利]记忆体结构及其制造方法

说明书

技术领域

本发明涉及一种记忆体结构及其制造方法，特别是涉及一种具有垂直通道的记忆体结构及其制造方法。

背景技术

记忆体是设计用来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体，例如可电抹除可程序化只读记忆体(Electrically Erasable Programmable Read Only Memory，EEPROM)允许多次的资料程序化、读取及抹除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电抹除可程序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。

典型的可电抹除且可程序化只读记忆体是以掺杂的多晶硅制作浮置栅极(floating gate)与控制栅极(control gate)。当记忆体进行程序化(program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。

因此，为了解决可电抹除可程序化只读记忆体漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷捕捉层的栅极结构来取代多晶硅浮置栅极。以电荷捕捉层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，仅会将电子局部性地储存在接近源极或漏极上方的电荷捕捉层中。因此，在进行程序化时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于源极区的电荷捕捉层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压，而在接近于漏极区的电荷捕捉层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极区与漏极区所施加的电压，可以在单一的电荷捕捉层之中存在两群具有高斯分布的电子、一群具有高斯分布的电子或是不存在电子。因此，此种以电荷捕捉层取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，是一种单一记忆胞二位元(2bits/cell)储存的快闪记忆体。

然而，随着半导体元件积集度(degree of integration)的增加，非挥发性记忆体的尺寸也不断地微缩。由于通道长度(channel length)的微缩，会使得源极区与漏极区之间容易产生电性击穿漏电流(punch through leakage current)，而降低记忆体元件的效能。此外，由于源极区与漏极区的微缩，源极区与漏极区阻挡不了由程序化选定的记忆胞时所产生的二次热电子(secondary hot electron)，而造成二次热电子注入到相邻的记忆胞中，所以会产生程序化干扰(program disturbance)的问题，从而降低记忆体元件的可靠度。

由此可见，上述现有的记忆体结构及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体结构及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的的目的在于，克服现有的记忆体结构存在的缺陷，而提供一种新的记忆体结构，所要解决的技术问题是使其可以抑制电性击穿漏电流的产生，非常适于实用。

本发明的另一目的在于，克服现有的记忆体结构的制造方法存在的缺陷，而提供一种新的记忆体结构的制造方法，所要解决的技术问题是使其所形成的记忆体结构可以防止由二次热电子所造成的程序化干扰，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体结构，包括记忆胞，且记忆胞包括第一介电层、栅极、半导体层、第一掺杂区、第二掺杂区及电荷储存层。第一介电层设置于基底上。栅极包括基部及突出部。基部设置于第一介电层上。突出部设置于基部上，且暴露出部分基部。半导体层共形地设置于栅极上，且包括顶部、底部及侧部。顶部设置于突出部上方。底部设置于由突出部所暴露的基部上方。侧部位于突出部的侧壁，且连接顶部与底部。第一掺杂区及第二掺杂区分别设置于顶部中与底部中，而侧部作为通道区。电荷储存层设置于栅极与半导体层之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体结构，当记忆体结构包括多个记忆胞时，在同一条字元线上相邻的栅极藉由基部相互连接。