[发明专利]具有片内终结电路的非易失性存储器件及其控制方法

说明书

相关申请的交叉引用

本申请根据35U.S.C§119要求2010年11月4日在韩国知识产权局递交的第10-2010-0109409号韩国专利申请和2010年11月4日递交的第61/410,115号的美国临时专利申请的优先权，它们每一个的内容通过引用被包含于此。

技术领域

示范性实施例涉及包括片内终结电路(on-die termination circuit)的非易失性存储器件及其控制方法。

背景技术

半导体存储器件主要可以分为易失性存储器件和非易失性存储器件。易失性存储器件的写入速度很快，但其中存储的内容在切断电源时消失。在另一方面，非易失性存储器件即使在切断电源时也保留其中存储的内容。由于这个原因，利用非易失性存储器件来存储无论是否供应电力都要保留的内容。具体来说，作为一种非易失性存储器件类型，快闪存储器被应用于大容量辅助存储器件，因为利用快闪存储器可以实现比传统的电可擦除可编程只读存储器(EEPROM)更高的集成密度。

移动状况可能需要高集成密度、低功率和高可靠性的非易失性存储器件。在设计高速非易失性存储器件时，需要解决与数据/地址/控制的输入和输出相关联的AC特性。AC特性不基于集成电路器件或用于控制集成电路器件的控制器的特性，而是基于连接两个或更多个器件的通道的特性。因此，在高速集成电路器件设计期间可以考虑通道特性。

通道特性改善的例子包括使用片内终结(on-die termination，ODT)电路或者片外(off-chip)驱动器电路。可通过ODT电路调整信号线的阻抗。例如，利用ODT电路，通道阻抗可被调整成具有大约50欧姆的值。但是，在使用ODT电路的情况下，数据完整性提高了，但功耗增加了。

发明内容

本发明概念的示范性实施例可以提供一种非易失性存储器件，其包括连接到输入/输出电路的片内终结电路；以及基于命令和控制信号检测选通(strobe)信号的前同步信号并且在前同步信号时段内激活片内终结的片内终结控制逻辑。

本发明概念的示范性实施例可以提供片内终结方法，该方法包括基于与写使能信号同步接收的外部命令或外部提供的控制信号来检测输入/输出数据的前同步信号时段或者后同步信号时段。

根据至少一个实施例的一种非易失性存储器件包括输入/输出级和被配置成在数据传输(data transfer)操作期间多次改变所述输入/输出级的阻抗的片内终结控制逻辑。

根据本发明概念的至少一个示范性实施例的一种非易失性存储器件通过在要求数据可靠性的时段内激活ODT来提供高速度和低功率特性。

附图说明

结合附图，从下面的简要描述将更清晰地理解示范性实施例。图1-图17表示这里描述的非限制性、示范性实施例。

图1是示出根据本发明概念的示范性实施例的存储设备的框图；

图2是定时图，其示出了在图1的非易失性存储器件中的片内终结操作；

图3是示出根据本发明概念的示范性实施例的非易失性存储器件的框图；

图4是根据本发明概念的示范性实施例示出图3的第一ODT控制逻辑的电路图；

图5是示出图3的第一ODT控制电路和解码器的操作的定时图；

图6是示出根据本发明概念的其他示范性实施例的非易失性存储器件的框图；

图7是根据本发明概念的示范性实施例示出图6的ODT电路的电路图；

图8是根据本发明概念的示范性实施例示出图6的ODT控制逻辑的框图；

图9是状态图，其根据本发明概念的示范性实施例示出了图8的命令检 测逻辑的操作；

图10是状态图，其根据本发明概念的示范性实施例示出了图8的引脚检测逻辑的操作；

图11是状态图，其根据本发明概念的示范性实施例示出了图8的ODT禁用逻辑的操作；

图12是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的读操作；

图13是定时图，其示出了根据本发明概念的其他示范性实施例的非易失性存储器件的写操作；

图14是流程图，其示出了用于图6的ODT控制逻辑中的ODT电路的控制方法；

图15是框图，其示出了根据本发明概念的示范性实施例的固态盘(SSD)系统；

图16是框图，其示出了根据本发明概念的示范性实施例的存储器系统；以及