[发明专利]基于单片块RAM的并行写入多FIFO实现方法

权利要求书

1.基于单片块RAM的并行写入多FIFO实现方法，包括如下步骤：

(1)将块RAM例化成DPRAM用于存储各通道FIFO数据，每通道FIFO在DPRAM中都有对应的存储空间，各存储空间互不重叠；

(2)输入缓冲区和写入控制逻辑能接受各通道FIFO并行数据写入请求，并将数据写入各通道FIFO相应输入缓冲区；

(3)输入缓冲区和写入控制逻辑在输入缓冲区接到数据后，产生内部写命令，将各通道FIFO数据从输入缓冲区取出，依次写入各通道FIFO在DPRAM对应的存储空间；

(4)在接到外部任意通道FIFO读出请求时，读出控制逻辑将根据要求，将数据从该通道FIFO在DPRAM对应的存储空间读出，并送该FIFO数据输出端口；

(5)标记设置逻辑用于设置各通道FIFO的空(full)、满(empty)、可编程空(prog_empty)和可编程满(prog_full)标志，以满足并行写入和随机顺序读出的访问需求。

2.如权利要求1所述的基于单片块RAM的并行写入多FIFO实现方法，其特征在于：所述步骤(1)中，

通过调用FPGA开发平台的IP核例化工具将块RAM用例化成DPRAM；根据FIFO的通道数目在DPRAM中设置储存区，每通道FIFO在DPRAM中都有对应的存储空间，各存储空间互不重叠；DPRAM的高位地址用于选择各FIFO的存储空间，DPRAM的低位地址用于存储空间内部访问。

3.如权利要求1所述的基于单片块RAM的并行写入多FIFO实现方法，其特征在于：所述步骤(2)中，

输入缓冲区与写入控制逻辑接收到FIFO并行数据写入请求信号wr_en后：

1)检测到full信号为0且ready信号为1时，内部写控制将latch信号置1，将外部数据写入各通道FIFO相应输入缓冲区，输入缓冲区深度可根据并行要求设置；

2)将表示接收数据准备就绪标记ready置为0，在缓冲区数据写入DPRAM之前不再接收新的数据。

4.如权利要求1所述的基于单片块RAM的并行写入多FIFO实现方法，其特征在于：所述步骤(3)中，

输入缓冲区写入控制逻辑在输入缓冲区接到数据后，控制控制逻辑产生内部写DPRAM命令wr_en_inter，将各通道FIFO数据从相应输入缓冲区取出，依次写入各通道FIFO在DPRAM对应的存储空间：

1)内部写控制将通道编号ch_code_w设为0，确定是选择将通道0的FIFO的数据从缓冲区写入DPRAM；

2)根据当前通道号ch_code_w，地址选择器选择的当前地址指针write_p为write_p_0；

3)根据当前通道号ch_code_w，数据选择器选择通道0的数据缓冲输出作为DPRAM写入端数据输入；

4)ch_code_w与write_p_0组合，得到存储器的写入端访问地址wr_addr，其中ch_code_w为wr_addr高位，write_p_0为低位；

5)若full_0为0，则写入数据；

6)写入数据后，write_p加1；

7)以同样的步骤1)-步骤6)将其余各通道的FIFO的数据从缓冲区写入DPRAM

8)接收数据准备就绪ready信号置为1。