[发明专利]非易失性存储器件及其读取方法

说明书

相关申请的交叉引用

本专利申请要求2010年11月25日递交的No.10-2010-0117940号韩国专利申请的优先权，其全部内容通过引用被包含于此。

技术领域

本公开这里涉及半导体存储器件，并具体涉及快闪存储器件及其读取方法。

背景技术

半导体存储器件一般分为易失性存储器件(例如DRAM和SRAM)和非易失性存储器件(例如EEPROM、FRAM、PRAM、MRAM和快闪存储器)。易失性存储器件在其电源被中断时丢失其中存储的数据；而非易失性存储器件即使在电源被中断时也保留其中存储的数据。具体来说，快闪存储器件由于其高编程速度、低功耗和大数据存储容量而在计算机系统中被广泛用作存储介质。

在快闪存储器件中，可以根据存储在存储器单元中的比特数确定在每一存储器单元中可存储的数据状态。每单元存储1比特数据的存储器单元被称为单比特单元或者单电平单元(single-level cell，SLC)，并且每单元存储多比特(即至少2比特数据)的存储器单元被称为多比特单元、多电平单元(multi-level cell，MLC)或者多状态单元。多比特单元有益于高度集成。但是，随着编程在每一存储器单元中的比特数量增加，可靠性下降并且读取故障率增大。

例如，如果k个比特要被编程在存储器单元中，则在存储器单元中必须形成2^k个阈值电压之一。由于存储器单元的电气特性之间的细微差别所致，被用相同数据编程的存储器单元的阈值电压可能形成期望的(或者，作为替代，预先确定的)阈值电压分布范围。阈值电压分布可以分别对应于可由k比特产生的2^k个数据值。

但是，可用于阈值电压分布的电压窗口是有限的。因此，随着k值增大，阈值电压分布之间的距离减小并且相邻的阈值电压分布可能彼此重叠。当相邻的阈值电压分布彼此重叠时，被读取的数据可能包括许多错误比特(例如几个错误比特或者几十个错误比特)。

发明内容

本公开提供了一种非易失性存储器件和/或其读取方法，它能够在使由错误校正操作导致的性能损失最小的同时提高错误校正效率。

本公开还提供了一种非易失性存储器件和/或其读取方法，它能够降低对要用于错误校正的数据的读取/输出操作的开销。

本公开还提供了一种非易失性存储器件和/或其读取方法，它能够提高从快闪存储器读取的数据的可靠性。

在一个实施例中，用于非易失性存储器单元阵列中的存储器单元的方法包括：基于单个读取命令，使用一组硬决策电压和至少第一组软决策电压从存储器单元读取数据。

在另一实施例中，一种用于读取非易失性存储器单元阵列中的存储器单元的方法包括：发送读取命令；发送第一读出命令；和，响应于第一读出命令接收第一读取结果。第一读取结果基于使用硬决策电压集合的读取操作。所述方法还包括首先确定第一读取结果中的错误是否可校正，并且，如果所述首先确定确定了第一读取结果中的错误不可校正，则发送第二读出命令但不发送相关联的读取命令。响应于第二读出命令接收第二读取结果，并且，第二读取结果基于使用第一软决策电压集合的读取操作。

在一个实施例中，一种非易失性存储器件包括非易失性存储器单元阵列和被配置成基于单个读取命令，使用硬决策电压集合和至少第一软决策电压集合从存储器单元阵列读取数据的控制逻辑。

实施例也涉及包含根据本发明的存储器件或者读取存储器单元的方法的实施例的数据存储系统、电子设备、计算机系统等，以及与其相关联的操作的方法。

附图说明

附图被包括以提供对本发明概念的进一步理解，并且附图被包含进来并构成本说明书的一部分。附图示出了本发明概念的示范性实施例，并与描述一起起到说明本发明概念的原理的作用。在附图中：

图1是框图，示出了包括根据本发明概念的示范性实施例的快闪存储器件的存储器系统的示意结构；

图2是框图，根据本发明概念的示范性实施例示出了图1存储器系统的详细结构；

图3是框图，根据本发明概念的示范性实施例示出了图1和图2的快闪存储器件的详细结构；

图4是示出2比特软决策读取操作的图；

图5是示出3比特软决策读取操作的图；

图6A到图6E是示出3比特快闪存储器件和2比特快闪存储器件的每一单元的阈值电压分布和可应用于其的可靠性数据的图；

图7A和图7B是流程图，根据本发明概念的第一示范性实施例示出了软决策读取方法和使用该方法的错误校准方法；