[发明专利]具有金属栅极叠层的半导体器件的制作方法

说明书

技术领域

本发明涉及一种半导体器件的制作方法，特别是涉及一种具有金属栅极叠层的半导体器件的制作方法。

背景技术

目前半导体工艺中标准晶体管结构如图1所示，半导体衬底1上设置有栅介质层2，栅介质层2上设置有多晶硅栅极3。栅介质层2用以将多晶硅栅极3与半导体衬底1隔绝，现有工艺一般采用二氧化硅(SiO₂)层作为晶体管的栅介质层。栅介质层2及多晶硅栅极3的两侧设置有晶体管的源极4、漏极5，源极4、漏极5之间的区域称为沟道。随着半导体集成电路的集成度越来越高，集成电路中组成器件的尺寸越来越小，晶体管的栅介质层的厚度也随之越来越小。半导体领域的技术人员发现65纳米工艺中晶体管的栅介质层的厚度已经不能再进一步缩小了，否则晶体管的源极、漏极之间产生的漏电流会导致晶体管无法正常工作。进而当半导体工艺进入45纳米甚至32纳米工艺时上述问题更是无法避免。

经过不断探索后人们发现，在晶体管中设置“高K栅介质层+金属栅极”构成的金属栅极叠层(metal gate stack)可以解决上述问题并改善半导体器件的性能。由此形成的新型晶体管结构如图2所示，高K栅介质层(这里的K用于衡量一种材料的存储电荷的能力)6替代现有的栅介质层2，金属栅极7替代现有的多晶硅栅极3。所述金属栅极叠层通常由一种后栅极工艺(gate-last approach)形成，利用后栅极工艺形成金属栅极叠层时，可以减少金属栅极叠层形成之后其所在半导体器件的制作工艺，如高温处理工艺。后栅极工艺的基本原理是：首先在半导体器件中形成材质为二氧化硅的栅介质层、位于栅介质层之上的多晶硅虚拟栅极(dummy poly gate)；然后沉积一层或多层层间介质层，利用化学机械抛光(CMP)工艺对层间介质层进行平坦化处理直至露出多晶硅虚拟栅极；去除多晶硅虚拟栅极，并在多晶硅虚拟栅极所在位置形成沟槽，沉积高K栅介质层，以在所述沟槽的底部及其侧壁上形成高K栅介质层，沉积金属层以使金属层填充所述沟槽，这样由金属层构成的金属栅极可以替代多晶硅虚拟栅极，高K栅介质层与金属层一起形成金属栅极叠层。

根据半导体制程需要，在制作半导体器件的过程中有时需用到如图9所示的一种半导体器件，它具有上述金属栅极叠层，其制作方法如下：

首先执行步骤S1：在半导体衬底上形成多个浅沟槽隔离结构、栅介质层。

如图3所示，利用浅沟槽隔离(STI)工艺在半导体衬底10上形成浅沟槽隔离结构11。具体的，浅沟槽隔离结构11的形成方法如下：对半导体衬底10的指定区域进行刻蚀以在半导体衬底10上形成多个浅沟槽；沉积绝缘层使其填充浅沟槽并覆盖半导体衬底10；利用化学机械抛光(CMP)工艺去除半导体衬底表面10a上的绝缘层。形成的浅沟槽隔离结构11的顶部11a会高于半导体衬底表面10a。然后在半导体衬底10上形成栅介质层12。

然后执行步骤S2：在相邻两个浅沟槽隔离结构及相邻两个浅沟槽隔离结构之间的半导体衬底上形成多晶硅虚拟栅极。

在半导体衬底10的栅介质层12上形成多晶硅层，利用刻蚀工艺去除部分多晶硅层，以在浅沟槽隔离结构11上及相邻两个浅沟槽隔离结构11之间的栅介质层上分别形成多晶硅虚拟栅极14a、多晶硅虚拟栅极14b，如图4所示。如前所述，由于浅沟槽隔离结构11的顶部11a高于半导体衬底表面10a，因此刻蚀多晶硅层13以形成多晶硅虚拟栅极14a、多晶硅虚拟栅极14b后，位于相邻两个浅沟槽隔离结构11之间的多晶硅虚拟栅极14b的顶部14b’会低于浅沟槽隔离结构11之上的多晶硅虚拟栅极14a的顶部14a’，且多晶硅虚拟栅极14b的顶部14b’与多晶硅虚拟栅极14a的顶部14a’之间存在较大的断差。然后在多晶硅虚拟栅极14a、多晶硅虚拟栅极14b的两侧分别形成侧墙15a、侧墙15b。

然后执行步骤S3：在多晶硅虚拟栅极及其侧墙、栅介质层上形成硬掩膜层及层间介质层。

如图5所示，在多晶硅虚拟栅极14a、多晶硅虚拟栅极14b及其侧墙15a、侧墙15b、栅介质层12上形成硬掩膜层16。将多晶硅虚拟栅极14a及其两侧的侧墙15a、覆盖在多晶硅虚拟栅极14a及侧墙15a上的硬掩膜层16称作栅极结构18a，将多晶硅虚拟栅极14b及其两侧的侧墙15b、覆盖在多晶硅虚拟栅极14b及侧墙15b上的硬掩膜层16称作栅极结构18b。然后在硬掩膜层16上形成层间介质层17。

然后执行步骤S4：利用化学机械抛光工艺去除部分层间介质层及其下方的硬掩膜层，直至露出所有多晶硅虚拟栅极。