[发明专利]多层共烧的积层堆叠式芯片电阻及其制造方法

说明书

技术领域

本发明是有关于一种芯片电阻，特别是指一种多层共烧的积层堆叠式芯片电阻及其制造方法。

背景技术

过去由于被动组件因成本及其特性的因素，无法完全整合于集成电路之中，而必须使用外接等方式来实现，容易造成可靠度低、高生产成本及基板面积不易缩小等缺点，故出现了利用多层共烧的技术来解决上述的问题。其内涵主要是以一种氧化物材料在高温、含氧的制造环境下，在绝缘陶瓷材料所制作的氧化物陶瓷层上，使用氧化物电极取代金属电极制备积层或单层氧化物陶瓷组件。

多层共烧的技术除了让模块及被动组件的整合能力变得更容易实现，更能兼顾到空间及成本的考虑，由堆叠数个厚度只有几微米的陶瓷基板，再嵌入被动组件及集成电路，更有效率的将被动组件与电路配线集中于基板内，进而达到节省空间、降低成本等目的。多层共烧的技术以其优异的电子、机械、热力特性，早已成为未来电子组件集积化、模块化的发展趋势。

公知多层共烧的技术用来制做电阻器的方法，是先以一绝缘材料制作一氧化铝基板，再于该氧化铝基板的表面上以一导体材料，由印刷或是溅镀的方式铺上一层电阻层，随后还在该电阻层上以该绝缘陶瓷材料覆盖上一层保护层，而该保护层便作为另一层电阻层的基板，以此方式重复迭置出复数层的电阻层，最后作一绝缘保护层将整个电阻器予以封装再完成烧成定型，另外在各电阻层的两个端面电连接一对端极，成为一完整的电阻器。

然而，前述用来制做电阻器的制造方法是针对一般单层电阻器而安排，用来制作堆叠式结构的电阻器只是将同样的方法重复，使其功能性得以做延展，过程不但繁杂锁碎且并未将多层共烧的技术做最有效率的运用。

发明内容

本发明的目的在于提供一种多层共烧的积层堆叠式芯片电阻及其制造方法，以改进公知技术中存在的缺陷。

为实现上述目的，本发明提供的多层共烧的积层堆叠式芯片电阻，包括：

一陶瓷基体，具有一预定厚度，该陶瓷基体是由复数层陶瓷膜迭置而形成，而该陶瓷膜以包括有溶剂、黏结剂、分散剂的一瓷浆附着于一承载膜的表面而形成；

一积层堆叠电阻结构单体，迭置在该陶瓷基体上，包括有复数层承载膜及一一地形成在该承载膜表面的复数层电阻层，该每一电阻层彼此间相互平行并以垂直方向迭置间隔一预定间距；

该积层堆叠电阻结构单体与该陶瓷基体是于迭置后于窑炉中以一预定烧结温度及一预定烧结时间烧结，将该积层堆叠电阻结构单体与该陶瓷基体烧结定型；

每一电阻层的第一端部及第二端部以一水平方向各别延伸形成端极连接端，并各别暴露出于该积层堆叠电阻结构体的第一端面及第二端面；

第一端极，是以导电材料形成在该积层堆叠电阻结构单体的第一端面，且该第一端极连接于该各个电阻层的第一端部；

第二端极，是以导电材料形成在该积层堆叠电阻结构单体的第二端面，且该第二端极连接于该各个电阻层的第二端部。

所述多层共烧的积层堆叠式芯片电阻，其中，该电阻层形成有至少一电阻调节修整槽。

所述多层共烧的积层堆叠式芯片电阻，其中，由改变该电阻层里其中至少一层的宽度或厚度之一，进而调节该电阻层的电阻值。

所述多层共烧的积层堆叠式芯片电阻，其中，包括有一基材层，是以包括有瓷粉、粘结剂的第二浇注瓷浆所构成，具有一表面及一背面，在该基材层的两端各形成一端极面。

所述多层共烧的积层堆叠式芯片电阻，其中，位于该基材层的背面上，另外形成一第二电阻层烧结层，同样是以包括有瓷粉、粘结剂的第一浇注瓷浆充填灌注于另一复数层电阻层间的瓷浆浇注空间中之后，以一预定烧结温度及一预定烧结时间烧结，将该瓷浆烧成定型于该各层电阻层间的瓷浆浇注空间中，以形成一积层堆叠电阻结构单体。

所述多层共烧的积层堆叠式芯片电阻，其中，该瓷浆及该第二浇注瓷浆是由相同的多孔性陶瓷材料成份构成。

所述多层共烧的积层堆叠式芯片电阻，其中，该瓷浆及该第二浇注瓷浆是由不同的多孔性陶瓷材料成份或相同的多孔性陶瓷材料成份但不同孔隙之一构成。

所述多层共烧的积层堆叠式芯片电阻，其中，该基材层的两端各形成一端极面，嵌入有一对彼此间相互平行并间隔一预定间距的金属导热层，该金属导热层各别以一水平方向延伸至该基材层其中之一的端极面。

本发明提供的多层共烧的积层堆叠式芯片电阻制造方法，该方法包括下列步骤：

(a)制备一包括有溶剂、黏结剂、分散剂的瓷浆；

(b)将该瓷浆附着于一承载膜的表面而形成一陶瓷膜；