[发明专利]具有高击穿电压的锗硅异质结双极晶体管结构及其制作方法有效
申请号: | 201110376860.1 | 申请日: | 2011-11-23 |
公开(公告)号: | CN103137675A | 公开(公告)日: | 2013-06-05 |
发明(设计)人: | 韩峰;石晶;钱文生;刘冬华;胡君;段文婷;陈帆;邱慈云 | 申请(专利权)人: | 上海华虹NEC电子有限公司 |
主分类号: | H01L29/737 | 分类号: | H01L29/737;H01L29/06;H01L29/08;H01L21/331 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 孙大为 |
地址: | 201206 上*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 具有 击穿 电压 锗硅异质结 双极晶体管 结构 及其 制作方法 | ||
技术领域
本发明涉及一种半导体器件及其制造工艺。
背景技术
国际上目前已经广泛采用SiGe HBT作为高频大功率功放器件应用于无线通讯产品,如手机中的功率放大器和低噪声放大器等。为了提高射频功率放大器的输出功率,在器件正常工作范围内通过提高工作电流和提高工作电压都是有效的方式。
对于用于锗硅HBT,高耐压器件可使电路在相同功率下获得较小电流,从而降低功耗,因而需求广泛。因此在如何保持器件的特征频率的同时进一步提高SiGe HBT耐压越来越成为锗硅HBT器件的研究热点。
常规高压HBT击穿电压受浅槽隔离深度限制,集电结耗尽宽度有限,击穿电压很难有大幅度提高。高压SiGe HBT通过拉大N型赝埋层到有源区的距离,提高集电结耗尽区宽度延伸空间,使击穿电压大大提高。但N型赝埋层到有源区的距离不能无限增大,所以在控制N型赝埋层到有源区的距离的同时,采用增加匹配层的方法SiGe HBT击穿电压进一步提高。但由于匹配层的加入,器件中存在纵向PNP寄生晶体管,集电区纵向区域采用轻掺杂,寄生PNP的BETA值较高,影响了SiGe HBT的性能。
发明内容
本发明所要解决的技术问题是提供一种具有高击穿电压的锗硅异质结双极晶体管结构,它可以提高整个器件的击穿电压。
为了解决以上技术问题,本发明提供了一种具有高击穿电压的锗硅异质结双极晶体管结构,包括:在HBT两侧的场氧区中,靠外边缘在部分场氧下有两个N+赝埋层;在N+赝埋层和有源区下方有匹配层;在HBT两侧的场氧区非赝埋层区域和匹配层上方有源区形成集电区;集电区采用非均匀掺杂,场氧之间纵向集电区部分重掺杂,场氧下方横向集电区部分轻掺杂;场氧下N-集电区与匹配层之间相互耗尽,形成横向耗尽区;基区窗口的尺寸等于或大于HBT有源区尺寸;基区窗口介质层采用多晶硅/氧化硅结构;发射区窗口尺寸小于有源区尺寸;发射区窗口介质层采用氮化硅/氧化硅结构;发射极采用氧化硅侧墙;在场氧中制作深孔接触,连接赝埋层,引出集电区电极。
本发明的有益效果在于:该器件改变了传统HBT BC结的一维耗尽区模式,改变为两维分布,既有向衬底方向的纵向展宽,又有向赝埋层方向的横向延伸,匹配层的加入使得场氧下集电区轻掺杂区域在BC结击穿前全部耗尽,起到分压作用,从而进一步提高整个器件的击穿电压。纵向集电区采用重掺杂,起到减小寄生BETA的作用。
本发明还提供了上述具有高击穿电压的锗硅异质结双极晶体管结构的制作方法,包括以下步骤:
采用高剂量、低能量离子注入形成N+赝埋层;
高能量离子注入形成匹配层;
低剂量离子注入形成N-集电区;
高剂量离子注入形成N+集电区;
采用重硼掺杂形成锗硅基区外延;
高剂量的N型杂质注入到多晶硅发射极,并利用高温快速热退火进行激活和扩散;
在场氧区开深接触孔,淀积Ti/TiN阻挡金属层后,填入钨形成深孔接触作集电极;
发射极和外基区都采用硅化物覆盖,降低寄生电阻。
采用高剂量、低能量离子注入形成N+赝埋层,注入杂质可为磷或砷;注入的剂量范围为1e14~1e16cm-2,注入能量范围2~50KeV。
高能量离子注入形成匹配层,注入剂量由集电区掺杂浓度决定。
低剂量离子注入形成N-集电区,注入杂质可为磷或砷。
采用重硼掺杂形成锗硅基区外延,锗的分布可以是梯形或三角形分布。
在场氧区开深接触孔,淀积Ti/TiN阻挡金属层后,填入钨形成深孔接触作集电极,深阱的深度由隔离场区深度和金属/半导体层间膜的厚度决定。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是具有高击穿电压的SiGe HBT器件结构示意图;
图2是反向偏压下SiGe HBT耗尽区分布仿真结果示意图;
图3(a)是刻蚀场氧区之后的器件截面图;
图3(b)是赝埋层注入之后的器件截面图;
图3(c)是匹配层注入之后的器件截面图;
图3(d)是N-集电区注入之后的器件截面图;
图3(e)是N+集电区注入之后的器件截面图;
图3(f)是刻蚀基区窗口之后的器件截面图;
图3(g)是外延SiGe基区之后的器件截面图;
图3(h)是刻蚀多晶锗硅基区及介质层之后的器件截面图;
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