[发明专利]读取时序产生电路

权利要求书

1.一种读取时序产生电路，其特征在于，包括地址变化监测单元、地址触发判定单元、ATD时序产生单元及后级时序产生单元；

所述地址变化监测单元的输入端并行接多位地址，用于输出一组相应的响应脉冲；

所述地址触发判定单元的输入端并行接地址变化监测单元的输出端，用于产生单个的触发判定信号；

所述ATD时序产生单元的输入端接所述触发判定信号，用于产生地址变化检测信号；

所述地址变化检测信号接入到后级时序产生单元的输入端，后级时序产生单元用于产生后续的控制信号。

2.根据权利要求1所述的读取时序产生电路，其特征在于，所述后级时序产生单元包括：读取预充电单元、灵敏放大延时单元、数据锁存延时单元和数据输出并行延时单元，所述后续的控制信号包括预充电控制脉冲信号、数据锁存脉冲控制信号和读取周期使能信号；

其中，所述读取预充电单元的输入端接所述地址变化检测信号，用于产生预充电控制脉冲信号；

所述灵敏放大延时单元的输入端接所述预充电控制脉冲信号，灵敏放大延时单元的输出端接所述数据锁存延时单元的输入端，所述数据锁存延时单元用于产生数据锁存脉冲控制信号；

所述数据输出并行延时单元的一个输入端接所述数据锁存脉冲控制信号，另一个输入端接预充电控制脉冲信号，用于产生读取周期使能信号。

3.根据权利要求1所述读取时序产生电路，其特征在于，所述地址变化监测单元包括多条地址变化监测支路，每条地址变化监测支路包括第一非门、第二非门和第一同或门；

对于各条地址变化监测支路，第一非门的输入接一位地址，第一非门的输出端经过第二非门连接第一同或门的一个输入端，第一同或门的另一个输入端接所述地址，所述第一同或门的输出端输出与所述地址相应的响应脉冲。

4.根据权利要求1所述的读取时序产生电路，其特征在于，所述地址触发判定单元包括第一与门，所述第一与门的输入端接所述地址变化监测单元的输出端，所述第一与门的输出端输出单个的触发判定信号。

5.根据权利要求1所述的读取时序产生电路，其特征在于，所述ATD时序产生单元包括第三非门、第一电容和第二与门；

所述第三非门的输入端接所述触发判定信号，所述第三非门的输出端分别连接第一电容和第二与门的一个输入端，所述第二与门的另一个输入端接所述触发判定信号，所述第二与门的输出端输出地址变化检测信号。

6.根据权利要求2所述的读取时序产生电路，其特征在于，所述读取预充电单元包括第四非门、第二电容和第三与门；

所述第四非门的输入端接所述地址变化检测信号，所述第四非门的输出端分别连接第二电容和第三与门的一个输入端，所述第三与门的另一个输入端接所述地址变化检测信号，所述第三与门的输出端输出预充电控制脉冲信号。

7.根据权利要求2所述的读取时序产生电路，其特征在于，所述灵敏放大延时单元包括第五非门、第六非门、第三电容和第一或门；

所述第五非门的输入端接所述预充电控制脉冲信号，所述第五非门的输出端经过第六非门分别接第三电容和第一或门的一个输入端，第一或门的另一个输入端接第五非门的输出端。

8.根据权利要求2所述的读取时序产生电路，其特征在于，所述数据锁存延时单元包括第七非门、第八非门、第九非门、第十非门、第四电容和第四与门；

所述第七非门的输入端接所述灵敏放大延时单元的输出端，所述第七非门的输出端经过第八非门分别接第四电容和第九非门的输入端，第九非门的输出端经过第十非门接第四与门的一个输入端，第四与门的另一个输入端接第七非门的输出端，第四与门的输出端输出数据锁存脉冲控制信号。

9.根据权利要求2所述的读取时序产生电路，其特征在于，所述数据输出并行延时单元包括第十一非门、第十二非门、第十三非门、第二或门和第五电容；

所述第十一非门的输入端接所述数据锁存脉冲控制信号，所述第十一非门的输出端经过第十二非门分别接第五电容和第十三非门，第十三非门的输出端接第二或门的一个输入端，所述第二或门的另一个输入端接所述预充电控制脉冲信号，所述第二或门的输出端输出读取周期使能信号。