[发明专利]微处理器、存储器子系统以及快取数据的方法

说明书

本申请是申请日为2010年6月25日、申请号为201010220129.5、发明名称为“微处理器、存储器子系统以及快取数据的方法”的发明专利申请的分案申请。

技术领域

本发明涉及微处理器，特别涉及在微处理器的快取存储器中数据的预取。

背景技术

从系统存储器预取数据和/或指令至微处理器的快取存储器的优势是已知的。随着存储器存取的等待时间(latency)以及微处理器核心时钟频率之间的不同会持续增加，预取数据和/或指令的优势会变的更重要。然而，由微处理器所产生的预取请求会放置额外的载入请求(request)在微处理器的有限资源中，其中微处理器的有限资源亦被正常载入请求以及存储请求所需要，例如微处理器的外部总线、介接(interface)微处理器至外部总线的总线接口单元、以及微处理器的不同快取存储器。因此，设计能有效率地利用微处理器的资源的预取器(prefetcher)是重要的。

发明内容

本发明提供一种存储器子系统，设置于一微处理器内。上述存储器子系统包括：一第一级快取存储器；一第二级快取存储器；以及，一预取快取存储器，用以从一外部存储器预测并预取快取列至上述微处理器。上述第二级快取存储器以及上述预取快取存储器允许相同的上述快取列存在于上述第二级快取存储器以及上述预取快取存储器两者。当上述第一级快取存储器所产生的关于一快取列的一请求命中上述第二级快取存储器以及上述预取快取存储器两者时，上述预取快取存储器使存在于上述预取快取存储器的上述快取列无效，而上述第二级快取存储器提供存在于上述第二级快取存储器的上述快取列至上述第一级快取存储器。

再者，本发明提供一种快取数据的方法，适用于一微处理器的一存储器子系统，其中上述微处理器用以存取一外部存储器并包括一第一级快取存储器、一第二级快取存储器以及一预取快取存储器，以及上述预取快取存储器用以从上述外部存储器预测并预取至少一快取列至上述微处理器。上述方法包括：通过上述第二级快取存储器以及上述预取快取存储器，允许相同的上述快取列存在于上述第二级快取存储器以及上述预取快取存储器两者；决定由上述第一级快取存储器所产生的关于上述快取列的一请求是否命中上述第二级快取存储器以及上述预取快取存储器两者；以及，当上述请求命中上述第二级快取存储器以及上述预取快取存储器两者时：通过上述预取快取存储器，使存在于上述预取快取存储器的上述快取列无效；以及，通过上述第二级快取存储器，提供存在于上述第二级快取存储器的上述快取列至上述第一级快取存储器。

附图说明

图1是显示根据本发明一实施例所述的微处理器的方块图；

图2是显示根据本发明所述的图1中微处理器的存储器子系统的方块图；

图3是显示图2中每一回应缓冲器的相关栏位；

图4是显示图2中第二级预取快取存储器所产生的回应表；以及

图5至图7是显示图1中存储器子系统的操作的流程图。

【主要元件符号说明】

100～微处理器；    102～指令提取单元；

104～指令解码单元；106～运算元提取单元；

108～多个执行单元；

112～结果写回/指令引退单元；114～存储器子系统；

122～第一级数据快取存储器；

124～第二级快取存储器；

126～第二级预取快取存储器；

128～总线接口单元；134～外部总线；

204、212～命中/未命中回应；

206～数据与快取列状态；208～载入请求；

214～监听请求；        216～不重试信号；

218～取消完成信号；    222～总线核准信号；

224～总线载入请求；    226～总线载入请求；

228～监听回应；以及    232～取消信号。

具体实施方式

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：

实施例：