[发明专利]一种减轻晶圆切割应力破坏的晶圆结构及版图设计方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种减轻晶圆切割应力破坏的晶圆结构及版图设计方法。

背景技术

现有的CMOS工艺中，当切割道内的版图(layout)图形密度，特别是金属通孔/接触(MVIA/CONT)层的密度高，并且面积较大时，在芯片切割的时候，容易因高密度的金属连线聚集，而造成切割时大面积严重的崩裂，同时造成到上层钝化保护层(passivation)更大程度的崩裂。该应力破坏甚至会破坏芯片保护环(seal ring)，并进入客户芯片，造成芯片失效。该效应越靠近芯片的拐角(corner)，情况越严重。

目前，业界比较常用的改善晶圆切割应力破坏的方法主要有两种：

方法一、降低切割时的机械应力：主要是改善切割刀片、切割速度和切割深度等切割项参数。

方法二、保证安全距离：主要是保证切割道(Scribe Line)和芯片保护环Seal Ring的宽度(越宽越安全)。

方法一可以从源头减小应力问题，但是切割技术也有其极限，且越高质量的切割技术带来的是更多的切割费用，出于产品成本考量，晶圆切割技术的选择有其局限性。

方法二也可以有效的防护芯片受损，但该方法是基于牺牲晶圆有效使用面积的基础上的。越大的应力就要牺牲越多的Scribe Line面积和Seal Ring面积。

在IC市场竞争日益激烈的今天，成本控制越发显得重要。提高晶圆的有效使用面积，已经成为提高设计厂家产品竞争力的重要因素之一，同时也是晶圆代工厂Foundry服务品质和竞争力的重要体现。如何利用相同面积的晶圆制作出更多数量的芯片，降低芯片的单位成本，已经成为了IC产品生产环节中的一个不可或缺的决胜因素。

在如此的背景环境下，芯片设计厂家不断地在追求最优Scribe Line和SealRing方案，在不断的减小Scribe Line和Seal Ring宽度的同时，也就减弱了芯片的防护能力，将面临更大的切割风险。情况严重时，可能会使切割造成的损失反而大于节省面积而获得的成本效益。

然而，在芯片防护结构不得不向越来越紧张的成本控制妥协的前提下，该专利提供了一种可以降低晶圆切割应力破坏的版图设计方法，该方法可以最大程度的控制切割应力的破坏范围，将防止更大能量应力的崩裂发生，并将缩短不可避免的应力崩裂所造成的破坏距离。使得在保证安全切割的前提下，芯片设计厂家可以有条件选择更窄的Scribe Line和Seal Ring。有效降低芯片单位成本的同时，保证芯片切割的高良率。

如上所述，结合附图1a和1b所示，现有的CMOS工艺中，当切割道内的版图图形特征满足layout图形密度，特别是MVIA/CONT层的密度高，并且面积较大的条件时，以截面图(图1a)来看，该layout有着高密度MVIA/CONT图形。从平面图(图1b)看，该图形区长度L较长，宽度W较宽，接近ScribeLine edge，在切割的时候，容易因底层高密度聚集的金属连线短时间粘附在切刀颗粒缝隙内，导致切刀短暂切割能力下降，从而造成顶层passivation层大面积严重的崩裂。因为芯片corner处，应力抵抗能力最弱，所以，越靠近芯片corner，该情况越严重，如图2a和2b所示。该应力破坏严重情况下，可以破坏chip seal ring，进入芯片内部，直接造成芯片失效。

发明内容

针对现有技术中存在的上述缺陷和不足，本发明的目的在于提供一种减轻晶圆切割应力破坏的晶圆结构，其能够防止晶圆切割时大能量的应力崩裂发生，或缩短崩裂的破坏距离。

为了实现上述目的，本发明采用以下技术方案：

一种减轻晶圆切割应力破坏的晶圆结构，所述晶圆结构包括高密度金属层和位于其上方的氧化物钝化保护层，所述氧化物钝化保护层包括无图形连线的金属层和位于所述无图形连线的金属层上方的研磨垫层；

所述晶圆结构还包括开窗和金属伪器件，所述开窗设置在所述晶圆结构的特征图形上方的氧化物钝化保护层上，所述金属伪器件设置在所述晶圆结构的无图形连线的金属层上。

进一步地，所述开窗设置在所述研磨垫上。

进一步地，所述开窗的区域边界位于所述高密度金属层和顶层金属层的区域边界内。

进一步地，所述开窗的宽度配置为小于或等于测试键垫层(Testkey PAD)窗口的宽度，同时大于切割时的切割宽度。

进一步地，所述金属伪器件的长和宽与位于其下方的高密度金属层的长和宽相等。