[发明专利]基于硅-锗硅异质结的单晶体管DRAM单元及其制备方法

说明书

技术领域

本发明一般涉及一种无电容式(Capacitorless)动态随机存取存储器(DRAM)制备方法，尤其涉及一种基于硅-锗硅异质结的单晶体管动态随机存取存储器(1T-DRAM)单元结构及其制备方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，对于传统的单晶体管/单电容(1T/1C)嵌入式(embedded)DRAM单元而言，其电容一般包括堆叠式电容(stack capacitor)或者深沟槽式电容(deep-trench capacitor)等，为了获得足够的存储电容量(一般要求30fF/单元)，所述DRAM单元的电容制备工艺将越来越复杂，并且与逻辑器件工艺兼容性也越来越差。因此，与逻辑器件兼容性良好的无电容DRAM将在超大规模集成电路(VLSI)中的高性能嵌入式DRAM领域具有良好发展前景。其中1T-DRAM(one transistor dynamic random access memory)因其单元尺寸只有4F2而成为目前无电容DRAM的研究热点。

目前，研究得最多的1T-DRAM是基于SOI(Silicon-on-Insulator)的结构，由于埋氧层的存在，可以有效实现体区空穴积累，增大了读“0”和读“1”状态之间输出电流差额，即增大了信号裕度(margin)。但基于SOI结构的1T-DRAM存在的以下两方面问题：

1、体区电势受体区与源区和漏区的空穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0.3V左右)，这使得读出的信号电流较小。

2、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区空穴产生速率，增大1T-DRAM单元的读写速率。

因此，现有的1T-DRAM仍然存在以下的缺陷：例如，晶体管的工作电压过高，以及在读“0”和读“1”状态之间的源漏电流之间差额较小，从而造成信号裕度较小、不利于DRAM的工作稳定性等问题。

发明内容

为了克服现有技术的缺陷，本发明提出一种基于硅-锗硅异质结的单晶体管DRAM单元及其制备方法。具体而言，本发明针对VLSI中在高性能嵌入式DRAM领域具有良好发展前景的无电容式1T-DRAM单元结构，提出一种基于P-SiGe体区(body)+N⁺-Si源区/漏区(Source/Drain)结构的1T-DRAM单元工艺制备方法，用以降低1T-DRAM单元的工作电压，同时又增大读“0”和读“1”之间的输出电流的差额，即增大信号裕度(margin)。

为实现上述目的，本发明提供一种基于硅-锗硅异质结的单晶体管DRAM单元的制备方法，其包括以下步骤：在绝缘体上硅晶片的顶层中形成SiGe外延层；对该SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe体区，并且该干氧氧化工艺一直进行到使得该第一导电类型SiGe体区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括基于硅-锗硅的异质结的NMOS晶体管，该NMOS晶体管即该单晶体管。

根据本发明的实施例，其中形成SiGe外延层包括以下步骤：在该绝缘体上硅晶片的顶层上进行硬掩模层沉积；通过光刻和蚀刻工艺在该硬掩模层上形成体区窗口，其中该体区窗口对应于待要形成的该NMOS晶体管的第一导电类型SiGe体区，且该第一导电类型SiGe体区位于该NMOS晶体管的栅极下方；在该体区窗口中将该绝缘体上硅晶片的顶层硅蚀刻到留下一薄层，作为SiGe外延的籽晶层；在该籽晶层上进行SiGe选择性外延生长，使得在该体区窗口内生长该SiGe外延层直到与该绝缘体上硅晶片的顶层硅表面齐平；以及在形成该SiGe外延层之后，采用湿法蚀刻工艺去除该硬掩模层。

根据本发明的实施例，其中在对该SiGe外延层进行表面干氧氧化工艺包括以下步骤：对该绝缘体上硅晶片的其上形成有该SiGe外延层的表面进行干氧氧化工艺，以在该SiGe外延层中形成该第一导电类型SiGe体区，同时还在该绝缘体上硅晶片的整个表面上形成表面SiO₂层；以及在停止干氧氧化工艺后，再以湿法蚀刻工艺去除该表面SiO₂层。

根据本发明的实施例，该方法还包括以下步骤：在去除该表面SiO₂层之后，在经过处理的绝缘体上硅晶片表面上外延生长Si衬层，且该Si衬层位于待要形成的该NMOS晶体管的栅极绝缘层下方。