[发明专利]写辅助电路

说明书

技术领域

本发明涉及写辅助电路。

背景技术

由于制造业的变化，不同晶圆中的N型金属氧化物晶体管和P型金属氧化物晶体管(即，NMOS晶体管和PMOS晶体管)的驱动能力不同或者工作电流不同。如果晶体管的驱动能力高于标准的或者平均水平的晶体管，则该晶体管称为“快”(“F”)。相反，如果晶体管的驱动能力低于平均水平的晶体管，则该晶体管为“慢”(“S”)。通常，符号FF、FS、SF、和SS分别指的是快NMOS快PMOS、快NMOS慢PMOS、慢NMOS快PMOS、以及慢NMOS慢PMOS晶体管。

在许多情况下，将数据写到静态随机存取存储器(SRAM)都会涉及到改变已经存储在存储器存储节点中的数据，并且通常都基于字线的脉冲宽度。在一些“困难的”情况下，包括，例如，当晶体管是SS和SF，并且在一些特定的工作电压、和/或温度下进行写操作，改变数据就会很困难。又例如，在一些方法中，VDDA电源驱动PMOS或者存储器单元的上拉侧，VDD电源驱动NMOS或者存储器单元的下拉侧。当电压VDDA大于电压VDD时，PMOS侧难以翻转(flip)数据，从而难以有效地将数据写到存储器的存储节点。提高字线的脉冲宽度改进了这种情况，但还是降低了工作频率，而这通常是不希望看到的。

发明内容

为了解决上述问题，本发明提出了一种字线跟踪驱动器电路，包括：第一NMOS晶体管，具有第一NMOS栅极、第一NMOS漏极、以及第一NMOS源极；第二NMOS晶体管，具有第二NMOS栅极、第二NMOS漏极、以及第二NMOS源极；第三NMOS晶体管，具有第三NMOS栅极、第三NMOS漏极、以及第三NMOS源极；第一PMOS晶体管，具有第一PMOS栅极、第一PMOS漏极、以及第一PMOS源极；第二PMOS晶体管，具有第二PMOS栅极、第二PMOS漏极、以及第二PMOS源极；第三PMOS晶体管，具有第三PMOS栅极、第三PMOS漏极、以及第三PMOS源极；以及上拉电路，连接到第一PMOS漏极；其中，第一PMOS漏极连接到第二NMOS漏极、第二PMOS漏极、第三PMOS栅极、以及第三NMOS栅极；第一PMOS栅极连接到第一NMOS栅极；第三PMOS漏极连接到第三NMOS漏极以及第二NMOS栅极；第二NMOS源极连接到第一NMOS漏极；以及第三PMOS漏极被配置为提供跟踪字线信号。

其中，上拉电路是第四PMOS晶体管，第四PMOS晶体管具有第四PMOS漏极和第四PMOS栅极，第四PMOS漏极连接到第一PMOS漏极，第四PMOS栅极连接到第三PMOS漏极。

其中：上拉电路包括第四PMOS晶体管和第五PMOS晶体管，第四PMOS晶体管具有第四PMOS栅极、第四PMOS漏极、以及第四PMOS源极；第五PMOS晶体管具有第五PMOS栅极、第五PMOS漏极、以及第五PMOS源极；第四PMOS栅极连接到第三PMOS漏极；第四PMOS漏极连接到第一PMOS漏极；第四PMOS源极连接到第五PMOS漏极；以及第五PMOS栅极被配置为接收控制信号，以控制第五PMOS晶体管，从而控制第四PMOS晶体管。

其中，第二NMOS栅极被配置为接收逻辑高电平。

其中：第一NMOS栅极被配置为接收基于第一电源产生的信号，以及第一PMOS晶体管、第二PMOS晶体管、以及第三PMOS晶体管由第二电源供电，第二电源与第一电源不同。

此外，还提供了一种方法，包括：在字线驱动器电路中，在第一节点上产生第一上拉电流；以及在跟踪字线驱动器电路中，在第二节点上产生第二上拉电流；第二电流被配置为高于第一电流；其中，当第一节点处于第一节点逻辑高电平时，由字线驱动器电路产生的字线处于字线逻辑低电平，当第一节点处于第一节点逻辑低电平时，字线处于字线逻辑高电平；以及当第二节点处于第二节点逻辑高电平时，由跟踪字线驱动器产生的跟踪字线处于跟踪字线逻辑低电平，当第二节点处于第二节点逻辑低电平时，跟踪字线处于跟踪字线逻辑高电平。

该方法进一步包括：将第一PMOS晶体管配置为其第一漏极连接到第一节点，以在第一节点上产生第一上拉电流；将第二PMOS晶体管配置为其第二漏极连接到第二节点，以在第二节点上产生第二上拉电流；第一PMOS晶体管的第一尺寸小于第二PMOS晶体管的第二尺寸。