[发明专利]除法器逻辑电路及实现除法器逻辑电路的方法有效

申请号：	201110394378.0	申请日：	2011-12-02
公开（公告）号：	CN102508633A	公开（公告）日：	2012-06-20
发明（设计）人：	杨修	申请（专利权）人：	四川和芯微电子股份有限公司
主分类号：	G06F7/535	分类号：	G06F7/535
代理公司：	暂无信息	代理人：	暂无信息
地址：	610041 四川省***	国省代码：	四川;51
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摘要：
搜索关键词：	法器逻辑电路实现方法
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【权利要求书】：

1. 一种除法器逻辑电路，用于求得一被除数M与一除数N的商S，其特征在于：所述除法器逻辑电路包括一用于输入一商S的估计值的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N*的第二常数输入端、一用于输入一底数-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器，其中为一最接近所述除数N的标准幂值，=2，h为自然数，所述整数次乘方器确定以-N为底数，以i-1为指数的定值，其中i为自然数，所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器，所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器，所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。

2. 如权利要求1所述的除法器逻辑电路，其特征在于：所述整数次乘方器与所述右移移位寄存器的个数均为t，其中t为自然数。

3. 如权利要求2所述的除法器逻辑电路，其特征在于：所述t个整数次乘方器分别确定以-N为底数，依次以0至i-1为指数的定值。

4. 如权利要求3所述的除法器逻辑电路，其特征在于：所述t个右移移位寄存器分别将每一对应的整数次乘方器确定的定值做右移移位处理，依次由右移h位至右移h*i位，即可以分别求出以每一整数次乘方器确定的定值作为被除数，作为除数的数值。

5. 一种实现除法器逻辑电路的方法，用于求得一被除数M与一除数N的商S，所述实现除法器逻辑电路的方法包括以下步骤：

一第一常数输入端输入一商S的估计值至一第一加法器；

一第二常数输入端输入一定值M-N*至一乘法器；

一底数输入端输入一底数-N至一整数次乘方器，其中为最接近N的标准幂值，=2，h为自然数；

所述整数次乘方器确定以-N为底数，以i-1为指数的定值，其中i为自然数；

一右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理；

一第二加法器将所述右移移位寄存器右移移位处理后的数值送至一乘法器；

所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器；及

所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。