[发明专利]封装器件及封装多个集成电路的组件

说明书

本申请是于2010年3月12日提交的题为“集成电路及其封装器件及封装多个集成电路的方法和组件”的专利申请第201010135302.1号的分案申请。 

技术领域

本发明涉及集成电路领域，并且更具体地，涉及集成电路的封装。 

背景技术

通常封装集成电路芯片，以便提供与其它组件诸如电路板的更方便并且更可靠的连接，以防止集成电路损坏等。最初，每种集成电路芯片被容纳在其自己的封装(package，或称“封装器件”)内，该封装被焊接或以其它方式被电气并且物理连接到电路板上，其中在该电路板上还连接有其它集成电路(每个集成电路在其自己的封装内)和其它电子组件。 

更近以来，已经使用层叠封装连接(package-on-package connection)以便减小包括集成电路的器件的大小。在这种情况下，第一集成电路被封装在包括连接电路板的引脚并且还包括与另一个集成电路的引脚相匹配的安装点的封装内。另一个集成电路可被通过安装点安装到第一集成电路上。 

正在开始使用的另一种策略是叠层芯片封装(chip-on-chip package)。在叠层芯片封装中，多个集成电路芯片被堆叠在一起，并且彼此直接连接(例如，没有介于中间的封装)。在叠层芯片(chip-on-chip)方案中，芯片以相同取向被堆叠(即，“面向上”)。叠层中的最大芯片在底部，并且从最大芯片的顶部沿着较小芯片的侧 面向上，例如，在较小芯片的侧面之上，通过从较小芯片上的焊盘延伸的丝焊环(wire bond loop)形成连接。堆叠的芯片被包括在用于连接到其它组件的单个封装内。叠层芯片封装提供了比层叠封装方案更小的整体体积。 

每种封装方案同样具有相关联的风险。层叠封装技术具有比将单独封装的电路安装到电路板上更大的风险(例如，在部件操作不正确并且必须在制造时被去除的方面，在由于较新技术中尚未显现的缺陷引起的过早失效方面，在由于单个芯片失效引起的部件过早失效方面等)。叠层芯片封装也具有比层叠封装技术更大的风险。因此，在考虑产品组件的封装时，产品设计者要在风险和产品目标之间进行权衡。 

发明内容

在一个实施例中，提供了一种用于应用集成电路(IC)和一个或多个其它IC的封装方案。该封装方案可以支持应用IC(倒装芯片连接(flip-chip connection)到封装基底)和其它IC(非倒装芯片取向)的叠层芯片封装。该封装方案还可以支持应用IC和其它IC的层叠封装式封装。封装基底可以包括与应用IC相邻的第一组焊盘，以便支持与其它IC的叠层芯片连接。这些焊盘可被连接到在应用IC之下延伸的导线，以便连接到倒装芯片安装的应用IC。第二组焊盘可被连接到用于层叠封装方案的封装引脚。如果叠层芯片方案证明是可靠的，可以消除对层叠封装方案的支持，并且可以减小封装基底的大小。 

附图说明

下面的详细描述参考了附图，现在简要描述这些附图。 

图1是示出了集成电路的一个实施例的方框图； 

图2是用于该集成电路的封装的一个实施例的方框图； 

图3是经封装的集成电路的一个实施例的侧视图； 

图4是该集成电路和两个其它集成电路的叠层芯片封装的一个实施例的方框图； 

图5是该集成电路和两个其它集成电路的层叠封装式封装的一个实施例的方框图； 

图6是该集成电路和两个其它集成电路的叠层芯片封装的另一个实施例的方框图； 

图7是封装该集成电路的一个实施例的流程图； 

图8是一种系统的一个实施例的方框图。 

虽然容易对本发明进行各种修改和各种形式的替换，在附图中以示例的方式示出了特定实施例，并且此处将对这些特定实施例进行详细说明。然而，应当理解，附图和详细说明不旨在将本发明局限于公开的特定形式，而是相反，本发明覆盖落在由所附权利要求限定的本发明的精神和范围内的所有修改、等同物和替换方案。此处使用的标题仅用于组织目的，并且不意味着被用于限制描述的范围。如本申请中使用的，单词“可以”被用于许可含义(即，意味着具有可能)，而不是强制含义(即，意味着必须)。类似地，单词“包括”(“include”，“including”和“includes”)意味着包括但不限于仅仅包括。