[发明专利]一种FM0编码数据的解码方法和装置

说明书

技术领域

本发明涉及通信技术领域，特别涉及一种FM0编码数据的解码方法和装置。

背景技术

电子不停车收费系统(Electronic Toll Collection system，ETC系统)采用专用短程通信(Dedicated ShortRange Communication，DSRC)技术，完成路侧单元(Roadside Unit，RSU)与车载单元(On Board Unit，OBU)之间的双向通信，通过无线方式进行安全认证和消费扣款，实现不停车收费，大大加快了车辆通行速度，减少了收费匝道口的拥堵状况，提高了公路的运力。

目前在全国各地都开展ETC系统建设，为了实现ETC设备的互联互通，ETC系统中的RSU和OBU设备必须满足国标GB/T20851-2007的技术要求。GB/T20851.1-2007对这种专业短程通信的物理层做了明确的规定，在通信的编码方式上，国内绝大部分设备厂家采用A类FM0编码，RSU发送给OBU的位速率为256kbit/s，位时钟精度为±100×10^-5；OBU发送给RSU的位速率为512kbit/s，位时钟精度为±100×10^-6。

为了保证车辆在运动中完成全部交易流程，需要用最短的时间完成交易。因此，数据解码速度的快慢影响整个交易时间的长短。

FM0编码的全称为双相间隔码编码，其特点是在一个位窗内采用电平变化来表示逻辑。如果电平从位窗的起始处翻转，则表示逻辑“1”。如果电平除了在位窗的起始处翻转，还在位窗中间翻转则表示逻辑“0”。图1为数据流“01100101”经FM0编码后的电平波形。

根据FM0编码规则可知，“1”对应的脉冲的周期的时长大于“0”对应的脉冲的周期的时长。因此，FM0编码数据的解码过程中，测量每个脉冲周期的时长，将时长大的定义为“1”，将时长小的定义为半个“0”，将两个连续的半个“0”合并为一个数据“0”。例如：对于256kbps速率数据，把持续时长为3.9us的脉冲周期定义为1，持续时长为1.95us的脉冲周期定义为半个0；对于512kbps速率数据，把持续时长为1.95us的脉冲周期定义为1，持续时长为0.977us的脉冲周期定义为半个0。

目前，通过定时器计数的方式采集FM0编码数据中每个脉冲周期的时长，具体包括：每一个跳变沿即采集一次定时器的计数值，保存到对应的寄存器；然后将当前计数值减去上一个计数值，即可获得当前周期的时长。

由于需要在每个一个跳变沿去采集数据，对于256kbps速率的FM0编码数据，定时器会每隔1.95us或3.9us采集到一个数据，并把数据保存到对应的寄存器；对于512Kbps速率FM0编码数据，定时器会每隔0.977us或1.95us采集到一个数据，把数据保存到对应的寄存器中。所以，定时器对应的寄存器里的数据在解码256kbps数据时，最快会1.95us更新一次，而在解码512kbps数据时，最快会0.977us更新一次，这就需要微处理器(Mirco Control Unit，MCU)有足够快的速度，能在更新前完成解码。

假设MCU完成1bit FM0编码数据的解码时间需要30个时钟周期，进入采集中断读取采集到数据需要25个时钟周期，则实时解码256kbps波形理论需要主频28M IPs(Instructions per second，每秒执行的指令数)以上MCU才能实现实时解码；实时解码512kbps波形，理论最小需要主频56M IPs以上MCU才能实现实时解码。在工程实际应用中，RF收发器均不是理想收发器，在数据包前包后会出现很多杂波，需要MCU来处理，要想在真实使用环境中可靠解码，需要MCU来处理这些干扰，就需要更高主频的MCU来实现。

特别对于512kbps速率数据，其数据更新间隔为0.977us，这样快的数据速率超出了单片机的处理能力，因此，需要使用FPGA或高速率芯片来采集解码FM0编码数据。

解码FM0编码数据时，芯片的大部分资源用于采集数据，只有很少部分资源用于解码，这就要求单片机提供一个大的缓存区域来保存采集的数据，同时也不能实时把数据解码出来；并且，对于512kbps速率FM0编码数据，需要更加昂贵的芯片来实现采集和解码。

因此，现有的FM0编码数据解码过程中采集数据的频率比较快，即数据更新比较快，对硬件芯片的性能要求比较高。并且，一次解码只能确定一个“1”或半个“0”，这样，整个解码过程比较慢，高性能的硬件芯片的解码速率也不高。

发明内容