[发明专利]一种利用低速ADC实现2.5GSa/s数据采集电路及方法

说明书

技术领域

本发明涉及一种利用低速ADC实现2.5GSa/s数据采集电路及方法。

背景技术

目前随着数字化技术的发展，信号的还原的真实性越来越受到关注，示波器的采样率的要求也越来越高，但受到国外高速芯片出口的限制及成本的需要，通用示波器都在寻找另外一个出路，即保持低成本，又实现高速采样。

发明内容

针对上述现有技术存在的问题，本发明目的在于提供一种利用时间交替采样技术，通过FPGA+ADC实现数据的采集与存储工作，利用低速ADC实现2.5GSa/s数据采集电路及方法。

为实现上述发明目的，本发明采用的技术方案如下：

一种利用低速ADC实现2.5GSa/s数据采集电路及方法，包括ADC电路设计和采样时钟电路，所述ADC电路，采用ADC083000作为系统的AD转换芯片，所述ADC电路采用时间交替采样技术来提高系统的实时采样率，将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个AD转换器以采样时钟的N倍采样率进行数据采集；所述高速采样时钟电路包括20MHz有源晶振、FPGA内部锁相环、程控外部锁相环和控制模块时钟、ADC、LVDS接收机、数据储存模拟时钟，所述20MHz有源晶振输出时钟通过FPGA的专用时钟输入脚进入FPGA内部锁相环，所述FPGA内部锁相环将生成后的参考时钟信号通过信号输出端与程控外部锁相环连通，所述控制模块对FPSA内部锁相环的信号进行采集，并输送到程控外部锁相环，所述程控外部锁相环时钟芯片的时钟信号输出端与ADC时钟信号采集端连通，所述ADC信号输出端通过LVDS接收机与数据储存模拟时钟连通；

作为优选方案，所述程控外部锁相环选用IDT公司的MPC92432芯片，引脚是LVCMOS电平。

与现有技术相比，本发明的有益效果是：采用并行交替采样技术，攻克了低速ADC进行高速采样的技术难关，极大的节约了成本，增大了低速ADC的使用范围，更好的适应社会的发展。

附图说明

图1为本发明实施例的串行控制时序图；

图2为本发明实施例的SPI控制模块图；

图3为本发明实施例的ADC串行控制时序仿真图；

图4为本发明实施例的两路AD转换器并行交替采样时序图；

图5为本发明实施例的ADC时钟设计框图。

具体实施方式

下面结合实施例和附图对本发明作进一步详细的说明。

实施例

作为本发明的一种实施方式，如图1至图5所示，本发明通过采用FPGA+ADC实现数据的采集与存储工作，主要由ADC电路、采样时钟电路和并行交替采样技术三个重点：

1.ADC电路

本发明的ADC电路的数字系统最大采样率为2.5GSa/s，垂直分辨率为8bit，带宽(-3dB)为200MHz。根据以上这些指标要求，选择国家半导体公司的ADC083000作为系统的AD转换芯片，它是一款低功耗、高性能的CMOS模数转换器。

ADC083000有两种控制模式，可以选择工作在任何一种控制模式下。标准控制模式较为简单，用户只需要控制几个引脚就可以进行配置；而扩展控制模式则需通过一个串口控制ADC六个内部寄存器的值来配置ADC。这两种控制模式可以通过第16引脚(FSR/ECE：扩展控制使能)来选择。本系统采用扩展控制模式配置ADC的工作状态，相对标准控制模式，SPI(同步串行接口)控制更方便、灵活，控制选项也更多。通过SPI控制可以选择单数据率时钟或者双数据率时钟，调节双数据率时钟的相位，调节采样时钟相位，调节满刻度范围等。

图1是对ADC某一寄存器的SPI串行控制时序图。SPI串行口由串行时钟输入口SCLK，串行片选接口/SCS和串行数据输入口SDATA构成。通过串行接口访问寄存器的时候，/SCS端必须保持低电平，同时ADC在SCLK的上升沿依次读入SDATA的32位数据。这组数据包括头码，寄存器地址码和寄存器数值。头码为固定的000 0000 00001(11个0和1个1)，接下去的4位为寄存器的地址码，用来写入寄存器地址，最后的16位为写入这些地址上寄存器的数据，不同寄存器数据对应不同功能。