[发明专利]基于NiosII软核的弹上高速1553B通讯设备模拟器

说明书

技术领域

本发明涉及1553B通讯设备模拟器。 

背景技术

MIL-STD-1553B是飞机内部时分制指令/响应式多路传输数据总线，目前在各型号导弹中也得到了广泛的应用。1553B总线是MIL-STD-1553B总线的简称，其中B就是BUS。1553B总线的标准码速率为1Mbps，即每秒10⁶位。但是随着导弹性能的不断提高，其对通讯速度的要求也越来越高，1Mbps的码速率已经不能满足系统数据传输的实时性要求。导弹自动测试系统在调试和验证阶段，需要和弹上设备对接。反复对真实弹上设备进行测试，有可能损坏弹上设备，且真实设备无法模拟各种故障状态，故需要研制弹上高速1553B通讯设备模拟器。高速1553B通讯设备模拟器可初始化为总线控制器BC来模拟导弹控制系统，可以切换指令转为远程终端RT模拟导弹。Remote terminal，简写为RT。Bus controller，简写为BC。MIL-STD-1553B协议复杂，目前市场以国外的1Mbps的1553B协议处理专用芯片居多，高速1553B芯片价格昂贵且购买困难，且需要单独的CPU中央处理器来控制，Central Processing Unit，简写为CPU，从而使系统的体积和功耗增大，使用起来不够灵活。Nios II系列软核处理器是Altera的第二代FPGA嵌入式处理器，其性能超过200DMIPS，在Altera FPGA中实现仅需35美分。Altera的Stratix、StratixGX、Stratix II和Cyclone系列FPGA全面支持Nios II处理器。 

发明内容

本发明的目的是提供一种基于Nios II软核的弹上高速1553B通讯设备模拟器，它为了解决1Mbps的码速率已经不能满足系统数据传输的实时性要求和高速1553B芯片需要单独的CPU来控制，从而使系统的体积增大，使用起来不够灵活的问题。 

本发明包括通讯模拟器，通讯模拟器包括发送FIFO模块、第一曼彻斯特编码器、第一冗余通道、第二冗余通道、第二曼彻斯特编码器、接收FIFO模块、双口RAM模块、控制寄存器、协议处理单元、时钟复位单元、EPCS模块、FLASH模块、SRAM模块、通讯模 拟器总线、1553B总线和FPGA模块，本发明还包括Nios II软核模块、通道总线模拟接收器和通道总线模拟发送器， 

所述的Nios II软核模块的第一信号输出端连接发送FIFO模块的第一信号接收端，发送FIFO模块的信号输出端连接第一曼彻斯特编码器的信号接收端，第一曼彻斯特编码器的信号输出端连接第一冗余通道的第一信号接收端，第一冗余通道的信号输出端连接通道总线模拟接收器的信号接收端，通道总线模拟接收器的信号输出输入端连接1553B总线的第一信号输出输入端，1553B总线的第二信号输出输入端连接通道总线模拟发送器的信号输出输入端，通道总线模拟发送器的信号输出端连接第二冗余通道的第一信号输入端，第二冗余通道的信号输出端连接第二曼彻斯特编码器的信号输入端，第二曼彻斯特编码器的第二信号输出端连接接收FIFO模块的第一信号输入端，接收FIFO模块的信号输出端连接Nios II软核模块的信号接收端， 

协议处理单元的第一信号输出端连接发送FIFO模块的第三信号接收端，协议处理单元的第二信号输出端连接第一冗余通道的第二信号接收端，协议处理单元的第三信号输出端连接第二冗余通道的第二信号接收端，协议处理单元的第四信号输出端连接接收FIFO模块的第二信号接收端，协议处理单元的第五信号输出端连接双口RAM模块的第二信号接收端，协议处理单元的第一信号输入端连接第二曼彻斯特编码器的第一信号输出端，协议处理单元的第二信号输入端连接控制寄存器的信号输出端， 

Nios II软核模块的第二信号输出端连接双口RAM模块的第一信号输入端，Nios II软核模块的第三信号输出端连接控制寄存器的信号接收端， 

通讯模拟器总线的信号输入端连接时钟复位单元的输出端，通讯模拟器总线的第一信号输出输入端连接EPCS模块的信号输出输入端，通讯模拟器总线的第二信号输出输入端连接FLASH模块的信号输出输入端，通讯模拟器总线的第三信号输出输入端连接SRAM模块的信号输出输入端。