[发明专利]MOSFET制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地讲，涉及一种引入沟道应变的MOSFET制造方法。

背景技术

随着大规模集成电路技术的不断发展，电路的集成度不断提高，MOSFET器件的特征尺寸已经到了22nm以下的技术结点。事实上，当进入90nm的技术结点之后，单纯的通过缩小栅长以满足摩尔定律的要求已经越来越困难了。因为随着栅长的缩短，被用来抑制短沟道效应的沟道重掺杂引入的沟道掺杂散射、强场效应以及寄生电阻的增加，导致沟道载流子迁移率降低，影响了器件电学性能的提升。在这种背景下，应变工程应运而生，它是提高沟道载流子迁移率的重要方法之一。

这种技术通过在器件制造过程中引入各种应力源，如应变覆层(Strained Overlayers)、应力记忆(Stress Memorization)、以及嵌入式SiGe(Embedded-SiGe，eSiGe)，来对沟道施加应力。而适当的应力能够提高沟道载流子的迁移率，进而在不缩小沟道尺寸的前提下实现器件电学性能的提高。

目前，应变技术已经与后栅工艺相结合，主要通过Strained Overlayers和Embedded-SiGe两种方式向沟道内引入应力，并且在90nm至30nm的技术结点范围内明显的提高了器件的电学性能。

然而，当特征尺寸持续缩小时，上述两种引入应力方式受到薄膜厚度、器件结构的限制，提高应力的效果不如Stress Memorization技术。但是现有的Stress Memorization技术存在制造工艺复杂、材料以及时间成本昂贵的缺点。

发明内容

因此，本发明的目的在于提供一种能有效低成本的提高MOSFET沟道应力的器件制造方法。

本发明提供了一种MOSFET制造方法，包括步骤：步骤S1，在衬底上形成第一应力层；步骤S2，在第一应力层中形成假栅凹槽；步骤S3，在假栅凹槽中淀积形成假栅；步骤S4，去除第一应力层，留下假栅；以及步骤S5，执行后续工艺完成MOSFET制造。

其中，在步骤S2和/或步骤S4中，通过应力释放使得第一应力层中的应力被引入沟道区，导致沟道区晶格形变并被记忆住，形成应力分布区域。

其中，在步骤S1之前，还包括在衬底与第一应力层之间形成第一栅绝缘层。

其中，在步骤S3之后、步骤S4之前，还包括平坦化假栅直至露出第一应力层。其中，假栅淀积的厚度大于假栅凹槽深度，通过CMP、回刻方法实现假栅平坦化。

其中，步骤S5进一步包括：在假栅两侧衬底中形成源漏区、在假栅两侧衬底上形成侧墙、在侧墙两侧的源漏区上形成第二应力层、去除假栅、淀积形成包括第二栅绝缘层和栅极金属层的栅极结构、形成金属化接触。

其中，第一栅绝缘层和/或第二栅绝缘层包括SiO₂、SiON、Si₃N₄、Al₂O₃、铪基高K介质材料、稀土基高K介质材料及其组合。其中，铪基高K介质材料包括HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x及其组合，稀土基高K介质材料包括ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃及其组合。

其中，第一应力层和/或第二应力层包括氧化硅、氮化硅、DLC，具有应力的绝对值为1～4GPa。

其中，第一应力层和/或第二应力层形成方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

其中，衬底包括单晶体硅、SOI、应变硅、锗硅、三五族化合物、石墨烯及其组合。

其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合方式来在假栅凹槽中淀积假栅材料，假栅包括多晶硅、非晶硅、微晶硅、多晶锗硅。

其中，通过RIE或湿法腐蚀实现各向异性刻蚀，形成假栅凹槽，假栅凹槽的深度等于第一应力层厚度和/或假栅高度，假栅凹槽的宽度等于假栅宽度。