[发明专利]金属栅极形成方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种金属栅极形成方法。

背景技术

随着半导体技术不断发展，半导体器件的尺寸在不断地缩小，对应的半导体器件内各部分结构的尺寸也在等比例地缩小。以MOS晶体管为例，随着MOS晶体管的整体尺寸不断缩小，MOS晶体管的源漏区、栅极结构的尺寸也在不断地减小，相对应的，栅介质层的厚度也在不断地变小。但由于栅介质层太薄会导致栅介质层的击穿电压变小，栅电极和沟道区之间的漏电流变大，使得器件不能正常的工作。为了提高MOS晶体管的电学性能，降低栅电极和沟道区之间的漏电流，高K栅介质层与金属栅电极的叠层结构形成的金属栅极被引入到MOS晶体管中。为了避免金属栅极的金属材料对MOS晶体管其他结构的影响，所述金属栅电极与高K栅介质层的栅极叠层结构通常采用“后栅(gate last)”工艺制作形成。

但当半导体衬底上待形成的器件包括NMOS晶体管和PMOS晶体管时，由于NMOS晶体管和PMOS晶体管的金属栅极所需的功函数不同，需要在NMOS晶体管和PMOS晶体管的金属栅极中形成不同的功能层。因此，在采用所述“后栅”工艺制作NMOS晶体管和PMOS晶体管时，需要分别形成PMOS晶体管与NMOS晶体管的金属栅极。

专利号为US6171910B1的美国专利文献公开了一种采用“后栅”工艺制作CMOS晶体管的金属栅极的方法。请参考图1至图5，为现有技术形成CMOS晶体管的金属栅极的过程的剖面结构示意图。

请参考图1，提供半导体衬底10，所述半导体衬底10包括PMOS区13和与PMOS区13相邻的NMOS区15，在所述半导体衬底10的PMOS区13与NMOS区15表面分别形成伪栅结构17，所述伪栅结构17包括位于半导体衬底10表面的伪栅介电层19和位于所述伪栅介电层19表面的伪栅21，在所述伪栅结构17两侧的半导体衬底10内形成源漏区(未标示)。

请参考图2，在所述半导体衬底10和伪栅结构17表面形成层间介质层25，平坦化所述层间介质层25，直至暴露出伪栅21表面。

请参考图3，在所述层间介质层25和伪栅21表面形成第一光刻胶层27，图形化所述第一光刻胶层27，露出PMOS区13的伪栅表面，移除所述伪栅以形成第一栅极开口29。

请参考图4，在所述第一栅极开口中填充高K栅介电材料与金属栅极材料，对所述高K栅介电材料与金属栅极材料进行化学机械研磨，直到暴露出所述NMOS区15上的伪栅21表面，在所述第一栅极开口内保留的高K栅介电材料、金属栅极材料构成PMOS晶体管的金属栅极31。

请参考图5，进行类似于PMOS晶体管金属栅极的形成工艺来制作NMOS晶体管的金属栅极32。

由于每一次化学机械研磨工艺研磨所述高K栅介电材料、金属栅极材料都会过研磨，除去部分厚度的层间介质层，两次化学机械研磨工艺除去层间介质层的厚度会更大，使得层间介质层的最终厚度更难以控制，并使得最终形成的金属栅极的高度难以控制。

发明内容

本发明解决的问题是提供一种金属栅极形成方法，只需要一次化学机械研磨工艺除去NMOS晶体管和PMOS晶体管对应的金属栅电极层，有利于控制金属栅极的高度。

为解决上述问题，本发明实施例提供了一种金属栅极形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底的第一区域上形成有第一伪栅，所述半导体衬底的第二区域上形成有第二伪栅，所述半导体衬底表面形成覆盖第一伪栅和第二伪栅的层间介质层；

对所述层间介质层进行平坦化直到暴露出所述第一伪栅和第二伪栅；

除去所述第二伪栅，形成第二沟槽，在所述第二沟槽侧壁、底部、及层间介质层表面形成第二功能层，在所述第二功能层表面形成第二牺牲层；

除去第一区域的第二牺牲层和第二功能层，暴露出所述第一伪栅；

除去所述第一伪栅，形成第一沟槽，在所述第一沟槽侧壁、底部、层间介质层、及第二牺牲层表面形成第一功能层，在所述第一功能层表面形成第一牺牲层；

除去所述第一牺牲层和第二牺牲层，暴露出所述第一功能层和第二功能层；

在所述第一功能层和第二功能层表面形成金属电极层，对所述金属电极层、第一功能层和第二功能层进行化学机械研磨工艺，形成第一金属栅极和第二金属栅极。

可选的，所述第一功能层和第二功能层的材料、厚度、形成工艺中至少一种不相同。