[发明专利]多相时钟发生器和数据传输线

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种多相时钟发生器和数据传输线。

背景技术

通常，集成电路具有许多传输线，这些传输线在集成电路的操作期间在芯片的各个部分之间传送信号。典型地，传输线上数字数据的转换会引起电源或接地供给中的噪声，这会劣化芯片上信号的质量。由于多条传输线和多个信号转换状态，因此可能会加重噪声。例如，该问题会在最近的2.5D或3D结构中增加，其中，2.5D或3D结构包括多个芯片，每一个芯片都具有使用公共电源或接地供给的许多传输线。

针对生成噪声所尝试的一种解决方法是创建更多的电源和接地输入/输出(I/O)。然而，更多的电源和接地I/O通常导致面积损失。面积损失对于大容量数据线来说是不可接受的。

所尝试的另一种解决方式是减小与电源和接地供给的电感以减小噪声。然而，减小电感对于一些应用来说是不可行的，这是因为其不能满足封装的最小电感的限制，并且制造电感在工艺上来说会是精细且昂贵的。

因此，本领域需要克服上述问题而不存在例如上述所尝试解决方法的所提出缺点。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路，包括：时钟发生器，生成时钟信号，所述时钟信号中的至少一些与输入至所述时钟发生器中的输入时钟信号具有相位差，以及所述时钟信号中的至少一些具有相对于至少另一个时钟信号的不同相位差；以及数据传输线，至少部分地通过所述时钟信号中的至少一个来触发所述数据传输线的每一条。

在该集成电路中，所述时钟发生器包括延迟线，每条所述延迟线都连接至所述输入时钟信号，所述延迟线中的至少一条对应于所述时钟信号中的至少一个。

在该集成电路中，所述延迟线的每一条都具有电连接至锁相环(PLL)、延迟锁定环(DLL)或它们的组合的输出。

在该集成电路中，所述延迟线的每一条都被配置为基于控制信号输出与所述输入时钟信号相比具有可变相位差的信号。

在该集成电路中，所述延迟线的每一条都包括：串联连接的延迟单元；以及可控开关，所述可控开关的每一个都电连接至一个所述延迟单元的输出，所述可控开关的输出电连接在一起。

在该集成电路中，所述串联连接的延迟单元的每一个都包括延迟缓冲器。

在该集成电路中，所述延迟线的每一条都包括：串联连接的延迟单元；多路复用器，具有电连接至所述串联连接的延迟单元的输出的输入以及具有至少两个所选输出；以及自适应缓冲器，每个所述自适应缓冲器都电连接至所述至少两个所选输出中的对应一个，所述自适应缓冲器的输出电连接在一起。

在该集成电路中，还包括：数据锁存器，所述数据锁存器的每一个都具有被所述时钟信号中的对应一个触发的数据输入和数据输出；以及输出缓冲器，所述输出缓冲器的每一个都具有作为所述数据锁存器中的一个的数据输出的输入，所述输出缓冲器的每一个的输出都电连接至所述传输线中的对应一条。

根据本发明的另一方面，提供了一种集成电路，包括：多相时钟发生器，具有多个输出时钟信号，所述多个输出时钟信号中的每一个都具有相对于输入时钟信号的延迟，所述输出时钟信号中的至少一些与至少另一个输出时钟信号相比具有不同延迟，所述输出时钟信号触发对应的数据传输线，所述多相时钟发生器包括：可配置延迟线，每一个都具有所述输入时钟信号作为输入；以及延迟锁定环(DLL)和/或锁相环(PLL)，所述DLL和/或PLL的每一个都具有所述可配置延迟线中的一条的输出来作为输入，并且所述DLL和/或PLL的每一个都输出所述输出时钟信号中的一个。

在该集成电路中，所述可配置延迟线的每一条都包括：延迟单元，串联连接，所述延迟单元具有对应延迟输出；以及开关，能够由控制信号控制，所述控制信号选择所述开关中的一个的输出节点作为所述时钟信号中的一个。

在该集成电路中，所述延迟单元的每一个都包括缓冲器。

在该集成电路中，所述可配置延迟线的每一条都包括内插器。

在该集成电路中，所述可配置延迟线的每一条都包括：延迟单元，串联连接，所述延迟单元具有对应延迟输出；N-至-2多路复用器，具有延迟输出作为输入并具有两个所选输出；以及自适应缓冲器，每一个都具有所述两个所选输出中的一个作为输入，所述自适应缓冲器的输出电连接在一起。

在该集成电路中，所述自适应缓冲器的每一个都包括：缓冲器，具有电连接在一起的输入；以及开关，具有电连接在一起的输出，每个开关的输入都电连接至对应缓冲器的输出。