[发明专利]一种基于EDA技术的多功能中断波形发生器的控制方法

说明书

技术领域

本发明是基于EDA技术的多功能中断波形发生器，实现了数字系统中中断输出波形处理的模块化设计。

背景技术

由于新兴EDA技术的蓬勃发展，工程设计人员越来越倾向于在CPLD/FPGA中完成各类数据通信处理及接口转换功能，随着系统集成度越来越高，复杂度越来越大，对系统的稳定性和成熟度等要求也越来越高。作为系统设计的重要环节，中断处理越来越凸显出其多样性和复杂性。

在以往基于EDA技术的接口设计及通信处理中，中断输出大多集成在某一具体功能模块里处理(如下文ARINC429控制)或对外部中断触发信号做简单的组合逻辑转换，且中断波形的产生未涉及到硬件级中断响应时间、中断保持时间、中断保护时间三个时间的具体合理化设置。在高速信号处理中往往容易出现丢帧及误码问题，而该问题的解决大多需要软件来弥补。

以航空产品中广泛使用的ARINC429总线通信为例，多使用以DEI1016为控制芯片，BD429为驱动芯片的处理方式来接收和发送数据。而现有处理器对DEI1016的访问大多需要借助CPLD/FPGA来进行接口逻辑转换。在数据量不大的情况下，429的接收通常以中断的方式通知处理器读取数据。具体的做法是，在CPLD/FPGA里设计一个DEI1016接口控制模块，中断的处理及输出集成在此模块中。中断的输出通过计数将时钟分频后以触发条件来判断中断输出电平是否翻转。附图2是该模式下示波器捕捉的一个波形，A端为中断输出信号，B端为DR信号。当DR为低电平时，表示DEI1016有数据可读，具体参考DEI1016数据手册。由于处理器中断处理函数用时过长(超出中断输出周期)，中断波形输出两次，导致429通信中有丢帧现象。

发明内容

鉴于现有技术存在诸多不足，本发明提出一种中断波形发生器，实现通过硬件级中断响应时间、中断保持时间、中断保护时间三个时间的合理设置，弥补因中断源不同，处理器不同，总线访问速度不同，逻辑处理不同等引起的设计缺陷，有效减少了软件工作量及软件设计风险，并大大提高了系统稳定性。

本发明的技术方案是这样实现的：

一种基于EDA技术的多功能中断波形发生器电路，包括：中断波形发生器、处理器、中断逻辑控制器、若干中断源，其中，该中断逻辑控制器的输入端与中断源连接，其特征在于：所述中断发生器的输出端与处理器连接，中断发生器的输入端与中断逻辑控制器的输出端和/或中断源连接，具体地说，各类中断源输出给中断逻辑控制器或直接输出给中断波形发生器，中断逻辑控制器处理中断优先级并将输入的各类信号转换成统一格式中断输出信号输出给中断波形发生器，中断波形发生器根据实际硬件电路处理中断波形并输出到处理器的中断输入端。

一种基于EDA技术的多功能中断波形发生器的控制方法，其特征在于：在有效中断输入信号产生后，中断波形发生器输出端延迟一个硬件级中断响应时间Ta后输出中断波形，该中断波形保持一个硬件级中断保持时间Tb，在中断波形输出完成后必须经过一个硬件级中断保护时间Tc后，才可再次输出中断(Ta、Tb、Tc可设)。具体地说，中断波形发生器执行以下步骤：

步骤1，判断中断波形发生器的中断输入端是否有输入信号时，如有，执行步骤3；如无，执行步骤2；

步骤2，中断输出端无输出信号；

步骤3，中断输出端延迟一个硬件级中断响应时间Ta后，有输出信号，且该输出信号保持一个硬件级中断保持时间Tb后再结束；

步骤4，中断输出端保持无输出信号，经一个硬件级中断保护时间Tc后，再执行步骤1。

一种基于EDA技术的多功能中断波形发生器的控制逻辑，其特征在于：所述方法通过以状态机和计数器方式配置的逻辑电路予以实现，状态机用于产生时序逻辑，计数器用于定时。该逻辑电路具有中断输入端、中断输出端、中断使能端、实时/延时输入端和复位端等，其控制步骤如下：

步骤A，初始化，使中断输出端为高电平，计数器的使能端为高电平；

步骤B，判断中断输入端和实时/延时输入端的状态，如中断输出端和实时/延时输入端都为低电平，执行状态机的第三状态；如中断输出端为低电平，而实时/延时输入端为高电平，执行步骤D；

步骤C，计数器的模数按照中断响应时间Ta设置，并使中断输出端为高电平，计数器的使能端为低电平，计数器开始计数；当计数器计数完毕，执行步骤D；