[发明专利]大屏幕FED集成驱动电路

说明书

技术领域

本发明涉及驱动电路领域，特别是涉及一种大屏幕FED集成驱动电路。

背景技术

场致发射显示器（FED）是平板显示器中较为新型的一种，是继液晶显示器（LED）、等离子体显示器（PDP）、有机电致发光显示器（OELD）等之后的另一种最具前途的新一代平板显示器。大面积印刷式FED采用独有的低成本、大面积、低溢出功FED阴极材料及其阴极浆料，可以降低FED中所需的发射电压，使得外部电路简单化。

    在2003年，研制成功了一种实现场致发射显示器视频图像显示的驱动系统，该电路采用分立元件实现灰度调制器输出的脉冲宽度调制信号的放大，达到了驱动FED显示器视频图像显示的目的。但上述FED驱动电路系统中的图像驱动电路是灰度调制信号发生器与脉冲放大器各自分开，而且脉冲放大器是采用分离的驱动电路结构方式，使用的分立器件多，存在着电路结构复杂、繁琐、电路体积大、功耗损耗小及稳定性不高的缺点，并且上述FED驱动电路只能实现单色的视频图像。

发明内容

本发明主要解决的技术问题是提供一种大屏幕FED集成驱动电路，能够显示彩色视频图像，集成化大大地降低电路结构的复杂性，使整个驱动电路的稳定性提高、厚度变薄、重量减轻。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种大屏幕FED集成驱动电路，包括：视频接收单元、视频A/D转换单元、数据缓存单元、集成灰度调制驱动单元、行后极集成驱动单元、FPGA控制模块单元和电源模块，所述视频A/D转换单元将视频接收单元送来的视频信号转换为数字视频图像信号，所述数据缓存单元存储经视频A/D转换单元转换过的数字视频图像信号，所述集成灰度调制驱动单元将数据缓存单元输出的数据调制成灰度信号，所述行后极集成驱动单元接FPGA控制模块单元，所述电源模块给各个模块进行供电。

在本发明一个较佳实施例中，所述数字视频图像信号为24位R、G、B三基色，各基色为8位。

在本发明一个较佳实施例中，所述数据缓存单元包括：数据缓存读写地址产生器和数据缓冲存储器，在FPGA控制模块单元的控制下还对数字视频图像进行区域截取，截取的区域图像显示格式为512×3×256。

在本发明一个较佳实施例中，所述集成灰度调制驱动单元还对灰度信号进行功率放大。

在本发明一个较佳实施例中，所述集成灰度调制驱动单元包括15片级联的集成灰度调制器HV632PG芯片。

在本发明一个较佳实施例中，所述行后极集成驱动单元包括4片级联的集成驱动器STV7697 ，由FPGA控制模块单元进行控制，数字在各个集成驱动器中进行串行传送。

本发明的有益效果是：本发明能够显示彩色视频图像，集成化大大地降低了电路结构的复杂性，使整个驱动电路的稳定性提高、厚度变薄、重量减轻。

附图说明

图1是本发明大屏幕FED集成驱动电路总体框图示意图。

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

请参阅图1，本发明实施例包括：视频接收单元、视频A/D转换单元、数据缓存单元、集成灰度调制驱动单元、行后极集成驱动单元、FPGA控制模块单元和电源模块。

数据缓存单元存储经视频A/D转换单元转换过的数字视频图像信号，并进行图像的区域截取，包括数据缓存读写地址产生器和数据缓冲存储器，在FPGA控制模块单元的控制下根据显示格式480×3×240的需要截取出512×3×256的信号。首先数据缓存读写地址产生器在相应的读写时钟脉冲的控制下，产生从0000H到2,0000H的地址，便于选中数据缓冲存储器的各个存储单元进行读写操作，然后在地址信号的顺序控制下，FPGA控制模块单元输出512个时钟周期的行截取信号，截取每个输入行数据的前512个数据存入缓存，由此实现行截取功能；同理，FPGA控制模块单元产生256个时钟周期的列截取信号，由此实现列截取功能。

集成灰度调制驱动单元将数字图像信号数据直接调制成脉宽表示的灰度信号，并进行功率的放大，包括15片级联的集成灰度调制器HV632PG芯片。能够满足的参数为：数据速率为12MByte/s，调制计数时钟为6MHz,输出驱动电压12~80V，电流不小于4mA，从而使得显示视频图像稳定，显示屏亮度高，更大范围的兼容不同参数的FED屏，此外集成灰度调制驱动单元具有对电容性负载补偿的功能，使得电路与显示屏能得到良好的匹配。