[发明专利]一种扫频信号发生器

说明书

技术领域

本发明涉及信号发生器，尤其涉及一种扫频信号发生器。

背景技术

扫频信号发生器输出信号的频率随时间按一定规律、在一定范围内重复连续变化，在电子测量中，经常用来对网络的阻抗特性和传输特性进行测量。传统扫频信号发生器中，用来产生扫频信号的振荡器常用分立元件实现。例如：在LC振荡器中采用压控变容二极管、在RC振荡器中采用压控电阻实现对振荡频率的控制，在磁调制扫频法中利用电感扫频。这类电路都存在控制精度低、频率稳定性差的缺点。

随着微电子技术的发展，直接数字频率合成(Direct Digital Synthesis，DDS)技术在频率合成领域的应用越来越广泛。DDS是从相位概念出发直接合成所需波形的一种频率合成技术。基于DDS技术的信号发生器具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生多种调制信号、控制灵活方便等诸多优点。DDS技术的一些优势是显而易见的，因此它是目前扫频信号发生器的一种很理想的解决方案。

现有技术中有一种基于DDS技术的扫频信号发生器，该扫频信号发生器采用可编程逻辑阵列(FPGA)作为核心部件，采用DDS技术产生扫频信号。FPGA实现原理如图1所示，DDS主要分成两路：一路产生扫频信号中频率增量部分；一路产生扫频信号中频率基量部分。

扫频信号中频率增量部分的产生过程：实现了一个扫频频率字RAM读地址产生器，实际上就是一个累加器。不断以一定的速度累加产生读取存放扫频频率字RAM的地址。读取以后进行必要的参数调整。之后进行相位累加；累加所得到的值再与另外一路得到的数据也就是扫频信号频率基量相加，得到的和就是读取保存载波波表ROM的地址。扫频信号中频率基量部分就就将起始频率字进行不断地累加。两路数据相加得到读取载波波表的地址，从保存载波波表的RAM中读取最终的扫频幅度值。

这些幅度值再经过数模转换器(DAC)的转换，就得到模拟量的扫频信号。

上述扫频信号产生器的FPGA内部结构不合理，所实现的扫频功能也有欠缺：

首先，扫频开始前，需要软件计算扫频过程中所需要的每个扫频频率字，然后将其都写入到存放扫频频率字的RAM。这样不仅增加软件的负担，而且会降低系统响应时间。

其次，使用了两个个累加器分别对频率字基量和增量累加。累加器不仅消耗FPGA内部资源，而且降低FPGA的时序性能。尤其对于那些为了提高输出扫频信号的带宽而采用的并行DDS结构的应用，这种双累加器的结构缺陷会更明显。

再次，实现的扫频信号过于简单，不足以应付实际测量需要。只能从起始频率扫描到终止频率，没有终止频率的保持功能，也不能从终止频率回扫到起始频率。

最后，作为扫频信号发生器，缺少最起码的频率标记功能。

发明内容

本发明实施例的目的在于提供一种扫频信号发生器，以克服现有技术方案的种种不足。

为实现上述目的，本发明提供一种扫频信号发生器，该扫频信号发生器包括处理器、存储器、用户接口模块、时钟电路、数模转换模块、模拟电路模块以及FPGA芯片，其特征在于，该FPGA芯片包括：

通信接口模块，与所述处理器相连接，用于接收处理器的指令；

时钟模块，与所述时钟电路相连接，用于提供工作时钟；

扫频状态机，用于提供不同的扫频状态；

扫频时间累加器，与所述扫频状态机相连接，用于给所述扫频状态机反馈时间完成的标记信号，并产生读地址输出；

扫频曲线存储器，与所述扫频状态机相连接，用于存储所述扫频状态机确定的扫频曲线，并根据所述扫频累加器产生的读地址读取扫频曲线样点；

偏移乘法器，与所述扫频曲线存储器相连接，通过计算获得扫频频率字的增量部分；

频率字加法器，与所述偏移乘法器相连接，用于将频率字的增量与频率字基本量相加获得载波的频率字；

相位累加器，与所述频率字加法器相连接，用于对所述载波的频率字累加，并将累加结果输出；

载波存储器，接收所述相位累加器的输出结果作为读地址，用于存储载波的形状一个周期的样点；

频率标记比较器，用于产生频率标记信号。

所述扫频状态机提供四种状态扫频信号，包括：

起始保持状态，以起始频率输出信号；

扫描状态，输出信号的频率从起始频率变化到终止频率；

终止保持状态，以终止频率输出信号；

回扫状态，输出信号的频率从终止频率变化到起始频率。