[发明专利]一种上电复位电路

权利要求书

1.一种上电复位电路，其特征在于，至少包括：

检压模块，连接于一外部电源，用于对所述外部电源输入的电压变化进行检测并输出采样信号；

施密特触发器，连接于所述检压模块，用于对所述采样信号进行阈值检测，并依据检测的阀值进行延迟以产生阶跃信号输出，且所述阶跃信号用以对所述检压模块进行部分泻流控制；

反相控制模块，连接于所述施密特触发器与所述检压模块，用于接收到所述施密特触发器输出的阶跃信号后进行反相处理以对所述检压模块进行开关控制；

脉冲整形模块，连接于所述施密特触发器，用于接收到所述施密特触发器输出的阶跃信号后进行延迟以产生延迟阶跃信号，然后将所述阶跃信号与延迟信号进行异或后输出上电复位信号。

2.根据权利要求1所述的上电复位电路，其特征在于：所述检压模块包括第一、第二、第三、第四、第五PMOS管及第一、第二、第三、第四、第五NMOS管，其中，所述第一PMOS管源极连接于所述外部电源，所述第一PMOS管漏极连接于所述第二PMOS管源极，所述第二PMOS管漏极连接于所述第三PMOS管源极，所述第三PMOS管漏极连接于所述第四PMOS管源极，所述第四PMOS管漏极连接于所述第一NMOS管漏极，所述第一NMOS管栅极连接于所述反相控制模块的输出端，所述第一NMOS管源极连接于所述第二NMOS管漏极，所述第二NMOS管漏极与其栅极相连，所述第二NMOS管源极连接于所述第三NMOS管漏极，所述第三NMOS管漏极与其栅极相连，且连接于所述第四NMOS管栅极以形成电流镜结构，所述第四NMOS管漏极连接于所述第五PMOS管栅极及所述第五NMOS管漏极，用作所述检压模块的输出端以输出所述采样信号，所述第五PMOS源极与其漏极相连用作电容，且连接于所述外部电源，所述第五NMOS管栅极连接于所述施密特触发器的输出端，其中，所述第一、第二、第三及第四PMOS管栅极、所述第三、第四及第五NMOS管源极接地。

3.根据权利要求1所述的上电复位电路，其特征在于：所述施密特触发器包括第六、第七、第八PMOS管、第六、第七、第八NMOS管及电阻，其中，所述第六、第七PMOS管、第六、第七NMOS管栅极相连，用作所述施密特触发器的输入端，以输入所述采样信号，所述第六PMOS管源极连接于所述外部电源，所述第六PMOS管漏极连接于所述第七、第八PMOS管源极，所述第七PMOS管漏极、第七NMOS管漏极、第八NMOS管栅极、第八PMOS管栅极相连，用作所述施密特触发器的输出端以输出所述阶跃信号，所述第七NMOS管源极连接于所述第六NMOS管漏极与所述第八NMOS管源极，所述第六NMOS管源极与所述第八PMOS管漏极接地，所述第八NMOS管漏极连接于所述电阻的第一端，所述电阻的第二端连接于所述外部电源。

4.根据权利要求1所述的上电复位电路，其特征在于：所述反相控制模块包括第一反相器，其中，所述第一反相器包括第九PMOS管及第九NMOS管，所述第九PMOS管栅极与所述第九NMOS管栅极相连，用作所述反相控制模块的输入端，所述第九PMOS管源极连接于所述外部电源，所述第九PMOS管漏极与所述第九NMOS管漏极相连用作所述反相控制模块的输出端，所述第九NMOS管源极接地。

5.根据权利要求1所述的上电复位电路，其特征在于：所述脉冲整形模块包括连接于所述施密特触发器的第二反相器、连接于所述第二反相器的第三反相器、连接于所述第三反相器的第四反相器、连接于所述第四反相器的第五反相器、第一端连接于所述第三反相器输出端且第二端接地的电容、以及第一输入端连接于所述施密特触发器且第二输入端连接于所述第五反相器的异或单元。

6.根据权利要求5所述的上电复位电路，其特征在于：所述脉冲整形模块包括第十、第十一、第十二、第十三PMOS管、第十、第十一、第十二、第十三NMOS管、电容及异或单元，其中，所述第十PMOS管栅极与所述第十NMOS管栅极相连，用作所述第二反相器的输入端，所述第十PMOS管漏极与所述第十NMOS管漏极相连，用作所述第二反相器的输出端，所述第十一PMOS管栅极与所述第十一NMOS管栅极相连，且连接于所述第二反相器的输出端，所述第十一PMOS管漏极与所述第十一NMOS管漏极相连，用作所述第三反相器的输出端，所述第十二PMOS管栅极与所述第十二NMOS管栅极相连，且连接于所述第三反相器的输出端，所述第十二PMOS管漏极与所述第十二NMOS管漏极相连，用作所述第四反相器的输出端，所述第十三PMOS管栅极与所述第十三NMOS管栅极相连，且连接于所述第四反相器的输出端，所述第十三PMOS管漏极与所述第十三NMOS管漏极相连，用作所述第五反相器的输出端，所述异或单元第一输入端连接于所述第五反相器的输出端且第二输入端连接于所述施密特触发器，所述电容的第一端连接于所述第三反相器输出端，第二端接地，所述第十、第十一、第十二、第十三PMOS管源极连接于所述外部电源，所述第十、第十一、第十二、第十三NMOS管源极接地。