[发明专利]分离栅快闪存储单元制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种分离栅快闪存储单元的制造方法。

背景技术

具有电编程和擦除功能的非易失性存储器件的典型实例是快闪存储(Flash memory)单元。快闪存储单元可以被分类为堆叠(stack)结构和分离栅(split gate)结构。堆叠结构的快闪存储单元容易出现在多次反复写入/擦除循环后，单元阀值可能被改变，即擦除功能过度问题，而分离栅能够很好的克服该问题，一个典型的分离栅快闪存储单元如图1所示，包括具有源极111和漏极(未示出)的半导体基底100、依次以堆栈的方式形成在半导体基底100上的浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107，还包括形成在控制栅104两侧的控制栅侧壁层108、形成的控制栅侧壁层108表面以及浮栅102两侧的侧壁氧化层109，源极111上形成有擦除栅隧穿氧化层113，擦除栅隧穿氧化层113上形成有擦除栅121，漏极上形成有字线122。

当对分离栅快闪存储单元进行数据写入操作时，施加一个高正偏压于控制栅，使得热电子从源极穿过氧化层而注入浮栅，编程时间通常为微秒级别；当对分离栅快闪存储器进行数据擦除时，施加高负偏压于控制栅，使得注入到浮栅的热电子利用福勒-诺德海姆(Fowler-Nordheim，FN)隧穿效应，穿过侧壁氧化层而流入源极。由于擦除时间受到FN隧穿效应的影响，将远远长于编程时间，有时甚至达到毫秒级别，而过长的擦除时间限制了分离栅快闪存储器操作效率。

为了解决分离栅快闪存储单元擦除时间长的问题，现有技术是在浮栅临近擦除栅的一侧形成有凸出的顶角，顶角的形成能够降低FN隧穿效应的通道电压，使得热电子更容易从浮栅流入擦除栅中，且顶角渗入擦除栅内，有利于尖端放电，可提升擦除过程中热电子形成的电流，进一步提升擦除效率。为了形成上述的结构，在工艺上是经过如下步骤实现的，参照图2a～图2c，如图3a所示，在半导体基底100上依次形成浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107，刻蚀控制栅硬掩膜层107、控制栅氧化硅层106、控制栅氮化硅层105、控制栅104、栅间介质层103，以露出浮栅102，形成控制栅结构；在控制栅104两侧形成控制栅侧壁层108，并在控制栅侧壁层108表面形成牺牲层201；如图3b所示，牺牲层201用以在第一凹槽401内形成光刻胶202时，作为对浮栅102进行离子注入的掩膜，并在注入后刻蚀去除第二凹槽402内的牺牲层201部分；如图3c所示，在去除光刻胶202后，以控制栅硬掩膜层107、第一凹槽侧壁401内保留的牺牲层201部分、第二凹槽402侧的控制栅侧壁层108为掩膜进行刻蚀，并去除第一凹槽401内的牺牲层201部分，形成凸出的顶角102a。

利用现有工艺生成凸出的顶角过程中，需要附加进行牺牲层的沉积和刻蚀等步骤，这无疑会增加工艺的复杂程度，进而增加成本，所以简化上述工艺过程是亟待解决的问题。

发明内容

本发明提供了一种分离栅快闪存储单元的制造方法，解决现有在制作具有凸出的顶角浮栅的分离栅快闪存储单元工艺复杂的问题。

本发明采用的技术手段如下：一种分离栅快闪存储单元的制造方法，包括：提供半导体基底，在所述半导体基底上依次形成浮栅氧化层、浮栅多晶硅、栅间介质层、控制栅多晶硅、控制栅氮化硅层、控制栅氧化硅层、控制栅硬掩膜层；

在所述控制栅硬掩膜层上形成图案化的第一光刻胶，并以所述第一光刻胶为掩膜刻蚀所述控制栅硬掩膜层、控制栅氧化硅层、控制栅氮化硅层、控制栅多晶硅、栅间介质层，以露出浮栅多晶硅，形成第一凹槽和第二凹槽，以及所述第一凹槽和第二凹槽之间的控制栅结构；

去除所述第一光刻胶，在所述控制栅结构两侧形成控制栅侧壁层；

在所述第一凹槽内形成第二光刻胶，以所述第二光刻胶为掩膜对所述第二凹槽底的半导体基底进行离子注入形成漏极后，刻蚀去除所述第二凹槽底的浮栅多晶硅；

去除所述第二光刻胶，在所述第二凹槽和第一凹槽侧壁上形成浮栅侧壁层；

刻蚀去除所述第一凹槽底的浮栅多晶硅和第二凹槽的部分浮栅氧化层

在所述第一凹槽侧壁及底部沉积形成擦除栅隧穿氧化层；

沉积多晶硅，在所述擦除栅隧穿氧化层上形成擦除栅，并在所述第二凹槽内形成字线。

进一步，所述控制栅侧壁层由氧化物-氮化物复合层构成。