[发明专利]I2C总线启动与停止电路结构

说明书

技术领域

本发明特别涉及一种用于总线传输协议的I²C总线启动与停止电路结构，属于集成电路技术领域。

背景技术

对于应用了I²C总线协议的电路结构，I²C总线的启动与停止影响着I²C协议的正确执行。在时钟总线SCK保持为高电平期间，检测到数据总线SDA由高电平跳变为低电平时，标志总线启动位有效，即启动I²C总线，开始传输数据；而在时钟总线SCK保持为高电平期间，检测到数据总线SDA由低电平跳变为高电平，标志总线停止位有效，即结束I²C总线数据传输。在数据传输的过程中，只有在时钟为低电平期间，数据才可以变化(如图1所示)。

普通I²C总线电路结构只要检测到时钟总线SCK保持为高电平期间，数据总线SDA由高电平跳变为低电平便启动I²C总线。如果启动阶段数据总线上有数据的跳变，可能使总线未启动就进入停止，影响启动电路的正常执行。

在检测到总线停止信号之后，总线数据便停止传输数据。如果时钟总线SCK保持为高电平期间，数据总线出现由高跳低的干扰，总线就可能再次的启动，数据会错误传输，影响电路的正常执行。

发明内容

本发明的目的在于提供一种I²C总线启动与停止电路结构，其能够稳定的锁存启动与停止信号，防止启动时数据总线的错误数据对电路的影响和停止后再次的启动对电路正常执行的影响，从而克服了现有技术中的不足。

为实现上述发明目的，本发明采用了如下技术方案：

一种I²C总线启动与停止电路结构，它包括总线启动模块和总线停止模块；

所述总线启动模块包括第一二输入与非门，第一三输入或非门，第一、第二、第三、第五、第七，第八非门以及第一、第二D触发器；

所述总线停止模块包括第二、第三、第四二输入或非门，第四、第五、第六非门以及第二、第三D触发器；

进一步的，复位信号经第一非门取反后与SCK信号作为第一二输入与非门的两个输入信号，第一与非门的输出经第二非门取反后接第一D触发器的R端，SDA经第三非门取反后接第一触发器的CLK，第一D触发器的D端加工作电压(VDD)，第一D触发器的Q输出端经第六非门取反后加至第二D触发器的R端，第二D触发器的Q输出端与SCK信号作为第二或非门的两个输入端，第二或非门的输出经第四非门后接至第二D触发器的D端，第二D触发器的Q输出端与复位信号作为第三或非门的两个输入端，第三或非门的输出接第三D触发器的R端，第一D触发器的Q输出端经第七非门取反后接至第三D触发器的CLK端，第三D触发器的D端加工作电压(VDD)，第三D触发器的Q输出端经第五非门取反、复位信号及第一D触发器的Q输出端做为第一三输入或非门的三个输入端，第一三输入或非门输出接启动或停止信号。前述D触发器采用的全部是上升沿触发的结构，而如果采用了下降沿触发结构，D触发器的时钟端要相应的经过一级反向。

本发明I²C总线启动与停止电路结构通过SCK对第一D触发器的复位端R的控制，在检测到启动信号后，只有SCK从高变低时，第一D触发器的Q端才跳0，第三D触发器的Q端跳1，S/P跳1，总线启动。

同时，本发明的I²C总线启动与停止电路结构在检测到停止信号时，通过SCK对第二D触发器输入信号D的控制实现总线停止，即在SCK为高电平期间，D恒定为1，使得第三触发器的复位信号恒定有效，S/P保持为0，总线停止。

附图说明

图1为现有技术中I²C总线启动与停止时序原理图；

图2a为本发明一较佳实施方式中I²C总线启动与停止电路图；

图2b为本发明另一较佳实施方式中I²C总线启动与停止电路图；

图3为本发明一较佳实施方式中I²C总线启动与停止电路中总线启动模块的电路图；

图4为本发明一较佳实施例方式I²C总线启动与停止电路中总线停止模块的电路图；

图5为本发明一较佳实施例方式I²C总线启动与停止电路启动和停止的实现结果原理图；

图6为本发明一优选实施例的电路图。

具体实施方式