[发明专利]使用具有固定边沿密度的排列图案的频率获取

说明书

技术领域

本发明涉及频率获取系统和方法。

背景技术

对于非常高速的串行数据传输，典型地应用嵌入式时钟信号控制；发射机使用特定的编码方案，以在串行数据流中包含充足的时钟信息，从而允许接收侧通过时钟和数据恢复(CDR，Clock and Data Recovery)以及互补解码器来重新得到原始发射的数据。

编码方案还可以提供信号调节(conditioning)，如，dc平衡和/或频谱整形。通常应用的编码方案是8B10B，其中每个数据字节转换成10比特符号，该方案还提供控制符号，其中的一些控制符号包括唯一序列，以毫无疑义地确定符号边界。

可以通过同步解决方案或通过过采样解决方案来实现接收路径中的时钟和数据恢复(CDR)功能，其中，所述同步解决方案使用数据跟踪锁相环(PLL)，对所述数据跟踪锁相环(PLL)执行反馈控制以对中心比特(center of the bits)进行采样；所述过采样解决方案利用从基准时钟得到的时钟在每个比特周期对输入信号采样多于两次，同时，利用数字数据和时钟恢复算法来处理所述采样以恢复原始数据。

同步解决方案与过采样方案相比具有一些优点，这些优点包括：同步解决方案恢复了例如可以用于重传或用于同步数据后处理的同步模拟时钟，同步解决方案典型地消耗更少的功率，并且同步解决方案在以给定的工艺技术来实现时支持更高的数据速率。

同步解决方案的缺点是其启动复杂性，包括启动时间、频率捕获范围和对错误锁定的灵敏度。

数据跟踪PLL典型地不具有本征频率检测能力，因此在没有附加频率获取的帮助下不会正确地锁定。频繁使用的超前-滞后(early-late)数据跟踪PLL或继电式(bang-bang)数据跟踪PLL围绕瞬时的自由运转的(momentary free-running)振荡器频率具有有限的频率捕获范围。频率可以漂移离开(drift away)，和/或如果数据速率在该范围之外则可能发生错误锁定。这意味着必须利用附加的功能使振荡器频率足够接近数据频率，以确保鲁棒的操作。

如图1所示，传统的解决方案在CDR中的数据跟踪回路旁边添加时钟乘法器PLL回路。使用足够精确的基准时钟和相位频率检测器(PFD)，将振荡器频率调整为变得接近数据速率，使得当切换至数据跟踪模式时，数据速率将会在CDR的频率捕获范围内。然而，这典型地需要非常精确的基准时钟，如果出于其他原因在应用中不存在这种时钟，则这会成为主要问题。此外，必须特殊关注由于切换至数据跟踪模式而导致不发生显著频率阶跃(step)的这种特殊情况，否则数据速率可以再次位于CDR频率捕获范围之外。

备选地，可以出于同步的目的而向接收机的输入施加切换序列图案(toggling training pattern)。由于数据跟踪PLL典型地不具有本征频率检测能力，所以通常添加具有相位频率检测器(PFD)的第二回路，其中在排列期间使用切换输入数据图案作为基准时钟信号，如图2所示。该解决方案的缺点是，输入信号需要驱动附加的电路，由于额外的寄生载荷，这使性能变差。此外，输入信号典型地是低摆幅差分的(low-swing differential)，因此很有可能无法直接驱动逻辑驱动器或PFD。因此需要附加的放大缓冲器，如果排列图案是在一定比特速率下的交替比特序列，则这要具有较大的带宽。在这种情况下，必须特殊关注由于切换至数据跟踪模式而导致不发生显著频率阶跃的情况，否则数据速率可以再次变成位于CDR频率捕获范围之外。

发明内容

因此，需要至少部分地改进已知的缺点。

因此，本发明的目的是提供一种频率获取方法，包括以下步骤：

获取输入信号的采样，每个采样具有边沿；

以固定数目的连续地获得的采样来形成集合；

对每个集合中的边沿编号(numbering)，并确定边沿的数目；

将每个集合中的边沿数目与集合中的期望边沿数目相比较；

如果实际边沿数目超过期望边沿数目，则提高在获取采样中使用的基准振荡器的频率；以及

如果在集合中期望边沿数目超过实际边沿数目，则降低在获取采样中使用的基准振荡器的频率。

该方法还可以包括步骤：如果在集合中实际边沿数目等于期望边沿数目，则不修改基准振荡器的频率。

此外，提供了一种适于以上述方法来工作的系统，包括：

数据采样器，适于接收串行输入数据信号，以及针对时钟信号的每个循环产生多个比特，所述时钟信号用于对数据采样器采样；