[发明专利]一种高速并行接口电路

权利要求书

1.一种高速并行接口电路，其特征在于，包括：

接收数据并整形的LVDS接收模块；

与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；

与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及

与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。

2.如权利要求1所述的高速并行接口电路，其特征在于，所述采样转换模块包括：

在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及

与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。

3.如权利要求1所述的高速并行接口电路，其特征在于，所述位同步模块包括：

产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；

与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及

与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。

4.如权利要求3所述的高速并行接口电路，其特征在于，所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。

5.如权利要求3所述的高速并行接口电路，其特征在于，所述n为16。

6.如权利要求3所述的高速并行接口电路，其特征在于，所述采样时钟调整模块检测接收数据的跳变沿，在数据发生跳变沿时，控制多路选择器以每次1/n的精度调整输出的采样时钟的相位，并计算接收数据变化至中间沿的移相次数counter1和接收数据变化至左边沿的移相次数counter2，以及计算并存储采样时钟移相位(counter1+counter2)/2；所述多路选择器根据所述采样时钟移相位输出最佳采样点。

7.如权利要求1所述的高速并行接口电路，其特征在于，所述字同步模块包括移位计算单元和异步FIFO单元，所述移位计算单元用于在训练阶段基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储移位数，以及在正常数据传输阶段按照所存移位数对数据进行移位，并将移位调整后的数据写入异步FIFO单元。

8.如权利要求7所述的高速并行接口电路，其特征在于，所述移位计算单元还用于在完成移位并计算出移位数后产生WrdRdy信号；对所述异步FIFO单元的读信号在各通道的移位计算单元均已产生WrdRdy信号，并且所有的WrdRdy信号均有效时有效。

9.如权利要求8所述的高速并行接口电路，其特征在于，所述对各通道的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入所述异步FIFO单元中；对于所述异步FIFO单元的读信号在AllRdy有效至少一个时钟周期后有效。