[发明专利]电源管理电路

说明书

技术领域

本发明涉及一种电源管理电路，具体涉及一种应用于存储单元的电源管理电路。

背景技术

随着CMOS工艺水平的不断提高，以及最小特征尺寸的不断缩小，阈值电压不断的降低，存储器件呈现出两个不可忽视的问题：漏电流不断的增大和稳定状态下数据的丢失。如果不能对以上问题加以考虑，势必会在某些情况下出现逻辑错误、功能失效。

目前存储器产生的功耗在SOC(System-on-a-Chip)芯片功耗中占有重要比例，并且随着工艺的进步，将会占更大的比例，因此存储器功耗的问题已经引起了广泛的重视。为了降低存储器功耗，其关键是要减小漏电流。与此同时，为了更好的保证存储器的性能，还应提高对数据保持的能力。现今对这两大问题所采取的技术是在存储器电路上连接一电源管理电路(power gating)。

现有存储器中的电源管理电路主要有header和footer两种结构，分别参图1和图2所示。header和footer电源管理电路分别由signal控制上拉PMOS管或下拉NMOS管的导通和关闭，从而来实现memory的正常工作和休眠状态。header和footer电源管理电路在保持memory值的工作模式或保值状态下，由电源提供电压VDD，所以在保值状态下，电路产生较大的功耗。

为了减小电路中的功耗，采取在保值状态下降低电源电压，并同时能保证存储值不丢失。参图3所示，增加了一个PMOS管，并且将其栅极和漏极相连，作用相当于一个二极管，当正常工作的情况下，P1导通，电源为memory提供电源电压，当signal信号为高电平时，P1关闭，则通过P2连通VDD和memory，P2产生一个压降，给memory提供一个相对较低的电压，使memory在保值状态下减小功耗。但由于此种电路中需要将P1和P2的尺寸调很大，才能实现其功能，运用到更多的单元阵列中，则占有相当大的面积。

有鉴于此，有必要提供一种新型的电源管理电路。

发明内容

针对现有技术的不足，本发明解决的技术问题是提供一种电源管理电路，该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。

为解决上述技术问题，本发明的技术方案是这样实现的：一种电源管理电路，用以将预定电压提供给存储单元，尤其是，所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。

优选的，在上述电源管理电路中，所述电源管理电路还包括第三晶体管，所述第三晶体管连接于第一输入端和第一晶体管的栅极之间，所述第三晶体管的栅极连接于所述第二输入端。

优选的，在上述电源管理电路中，所述电源管理电路还包括第四晶体管，所述第四晶体管的漏极与所述第一晶体管的栅极连接，所述第四晶体管的源极与电源端VCC连接，所述第四晶体管在第一晶体管和第二晶体管都不导通时，将电源端VCC的电压提供给第一晶体管的栅极。

优选的，在上述电源管理电路中，所述电源管理电路还包括一非门，所述非门连接在所述第一输入端和第四晶体管的栅极之间。

优选的，在上述电源管理电路中，所述第一晶体管和第二晶体管均为PMOS管。

与现有技术相比，本发明的优点在于：

(1)在第二晶体管导通的情况下，第一晶体管的栅极与漏极连通，此时第一晶体管构成一具有一定阈值电压的二极管，由于二极管的降压作用，输出端所获得电位小于电源端VCC的电位，从而起到了降低功耗的作用，同时输出端获得的电压又可以起到存储单元的数据保持作用。

(2)第一晶体管的栅极连接有第四晶体管，第四晶体管导通时为第一晶体管的栅极提供高电压，使得第一晶体管始终处于截止状态，从而存储单元稳定在休眠状态，同时由于第一晶体管栅极电压的提高，可以减小电路中不必要的漏电流。

(3)由于第二晶体管、第三晶体管、第四晶体管以及非门的尺寸均远远小于第一晶体管尺寸，故第二晶体管、第三晶体管、第四晶体管以及非门在电路中占用的面积很小。

附图说明