[发明专利]一种采样时钟可变的示波器

说明书

技术领域

本发明涉及测量测试领域，具体涉及一种示波器，特别是一种采样时钟可变的示波器。

背景技术

在数字示波器中，模数转换器(ADC)是必不可少的关键器件，ADC对输入模拟信号进行采样，转换成数字信号，然后送给控制处理模块进行处理。

ADC具有一个采样时钟输入引脚，以便引入采样时钟。在高采样率示波器中，ADC的采样时钟一般由一个时钟产生模块产生，时钟产生模块一般由锁相环(PLL)实现，PLL可以合成输出范围内的任意频率，输出频率可以做到很高(例如可以达到几GHz)，具有频率稳定、相噪小的优点。

数字示波器指标中，存储深度和采样率是两个重要指标，一般标注最大存储深度和最高采样率。实际上，由于存储深度限制，在时基比较大时，采样率会降低，否则一直保持最高采样率，由于时基比较大，采集满一屏幕点的时间比较长，这个时间内的存储数据量可能已经大于存储深度了。所以，数字示波器在不同的时基下，采样率可能是不同的，一般时基越大，采样率越低。

数字示波器ADC采样时钟和采样率随时基改变的技术，是数字示波器采样控制的关键技术。现有技术中的一种实现方式是这样的：使用时钟产生模块产生最高采样率对应的采样时钟，ADC按照最高采样率采样，控制处理模块对数据进行抽取，实现采样率降低。

参考图1，现有技术的示波器100的原理如下：ADC101一直按照最大采样率进行数据采样，控制处理模块102对数据进行抽取，完成分频的功能，实现不同采样率。

所述示波器100包含时钟产生模块103、ADC101、控制处理模块102等。ADC101对信号输入VIN进行模数转换，转换后的采样信号输出给控制处理模块102进行处理，控制处理模块102根据采样率档位对采样信号进行抽取，时钟产生模块103中的PLL1031产生一个时钟，经过时钟缓冲模块1032，输出采样时钟CLK1，连接到ADC101的时钟输入端。控制处理模块102对ADC101输出的采样信号进行抽取的抽取率是有限制的，一般采用2ⁿ的抽取率进行抽取，n＝0，1，2，3，……。作为举例说明，示波器100的最高采样率是2GHz，而示波器100需要的采样率是500MHz，则ADC101会以最高采样率2GHz进行采样，得到采样信号，而控制处理模块则需要以2²的抽取率对采样信号进行抽取，即控制处理模块102对采样信号每4个点抽取一个点，即实现了示波器100的500MHz的采样率。

而采用非2ⁿ的抽取率进行抽取时，控制处理模块102的抽取速度会非常慢，难以满足示波器的要求，因此现有示波器均采用2ⁿ的抽取率进行抽取。且采样率档位的设计比较规则，如4G、2G、1G、500M、250M、125M等。

对示波器100来说，其工作过程是：PLL1031产生最高采样频率的时钟，经过时钟缓冲模块1032，输出时钟作为ADC101的采样时钟，ADC101对输入信号进行模数转换，按照最高采样率进行采样，采样信号送给控制处理模块102进行处理。控制处理模块102根据示波器当前时基需要的采样率，对ADC数据进行抽取，实现不同采样率采样。

上述PLL1031为普通的锁相环电路，包括频率基准、鉴相器、电荷泵、环路滤波器、压控振荡器等。

PLL输出范围一般不会很大，其范围是由PLL电路中的VCO决定的。举例说明，达到GHz输出频率的VCO，一般可以偏离VCO震荡频率200MHz左右，如ADI公司的ADF4360-2，输出中心频率2GHz，输出频率一般可设置在1850MHz-2170MHz。

而现有的示波器时基一般也比较规则，一般以1、2、5步进，如10ns/div、20ns/div、50ns/div、100ns/div、200ns/div、500ns/div等，规则的时基正好对应规则的采样率档位，是现有技术常见的示波器的实现方式。

因此，当示波器100的采样时钟采用2^mGHz，m＝0，1，2，3，……时，结合ADC交织技术，2片ADC交织可以实现最高采样率2^m+1GHz。举例说明，示波器100采用2GHz采样时钟，可以获得4GHz的最高采样率，而控制处理模块102以2ⁿ的抽取率进行抽取，又可以获得2G、1G、500M、250M、125M等各个档位的采样率，此时对应示波器100的时基也是规则的。