[发明专利]多通道与非型快闪并行存储控制器

说明书

技术领域

本发明涉及一种存储控制器，尤其是一种多通道与非(NAND)型快闪并行存储控制器。

背景技术

随着网络、计算、存储等技术的飞速发展，数据呈现出几何级数爆炸式增长，数据密集型应用已经广泛地出现在社会生活之中，例如Facebook平台。这类应用需要花费大量的时间来进行数据的I/O传输，特别是针对海量数据中小块数据的随机访问。传统的数据中心使用机械硬盘作为其存储介质，但是机械硬盘的高功耗、高延迟和低带宽已经不能适应数据密集型应用的需求。另一方面，相比于机械硬盘，与非型快闪存储器拥有更低的功耗、更好的抗震性，特别是由于与非型快闪不存在寻道时间和旋转时间，对于小数据的随机访问比机械硬盘要快很多。同时，随着与非型快闪生产工艺的进步，其单位密度不断增加，成本也大幅下降。目前，与非型快闪正逐步取代机械硬盘成为构建数据中心的存储介质，并且这种趋势已成为未来不可阻挡的潮流。

与非型快闪存储器已经广泛应用于海量数据存储，对与非型快闪存储器的访问需要严格按照其特殊操作时序才能对存储体进行访存，且与非型快闪存储器的地址、数据和命令复用同一个I/O接口，因此需要特殊的时序控制逻辑。另外，与非型快闪存储器还存在位交换现象，因此，需要错误检测和纠错控制逻辑以提高其可靠性，使与非型快闪存储器本身具有的高带宽低访存延迟等优点得以更好地发挥。当前，数据密集型计算重点强调高I/O带宽，但是单块的与非型快闪存储器的最高带宽在40MB/s左右。为了缓解I/O所带来的系统性能瓶颈，目前的国内外相关工作主要通过设计与非型快闪存储器的并行机制来解决这一问题。主要包含两类控制器结构：

1)芯片级的交叉存取控制器

由于与非型快闪存储器的写页操作具有很长的等待时间，而在该段等待时间内，总线实际处于空闲状态。因此，可以有效利用这段时间，使得其他存储器能够在等待时间内进行操作，从而实现各块与非型快闪存储器之间的交叉存取。Jin Hyuk Yoon等人在文章″Chameleon：A High Performance Flash/FRAM Hybrid Solid State Disk Architecture″中指出，通过实现同一与非型快闪总线上多块与非型快闪存储器之间的交叉写操作从而提高总线带宽的有效利用率。但是这种控制器受限于与非型快闪总线的带宽，其总带宽不可能超过与非型快闪总线带宽。

2)总线级的交叉存取控制器

针对单路总线的限制，设计人员开始考虑单通道-多路总线情况下的与非型快闪并行机制。Y.J.Seong等人在文章″Hydra：a block-mapped parallel flash memorysolid-state disk architecture″中将芯片级和总线级的交叉存取技术相结合，进一步提高了聚合带宽。其主要思想是：从不同总线上选取一块与非型快闪存储器，从而组成一块“超级芯片”，对于一块芯片的操作扩展为对一块“超级芯片”的操作，实现总线级的交叉存取。另一方面，利用芯片级交叉存取的技术，实现“超级芯片”间的并行。但是这种控制器对于随机的操作流效率较低，不能适应数据密集型随机访问较多的特点。

这两种控制器虽然针对与非型快闪存储器采取了并行访存机制，但是都忽略了数据密集型计算对于带宽的高要求。芯片级交叉存取控制器受限于与非型快闪总线的带宽，只能提高总线带宽的利用率；总线级交叉存取控制器的聚合带宽仍然受限于单通道访问，通用性较差，对于随机访问并不适用。因此，迫切需要一种具有高聚合带宽的与非型快闪存储控制器。

发明内容

本发明要解决的技术问题是针对现有与非型快闪存储控制器不能满足数据密集型计算的高带宽要求，提出了一种多通道与非型快闪并行存储控制器。这种控制器适用于多种工作负载，为主机存储提供更高的聚合带宽，适应数据密集型计算的需求；同时针对与非型快闪访问时序特性，在保证对与非型快闪正常访问的同时，提高其数据读写的可靠性。

本发明安装在与非型快闪存储器芯片和主机的传输转换层之间，本发明根据传输转换层发来的输入通道请求，建立起主机端到与非型快闪存储器芯片(即目标芯片，简称芯片)之间的数据传输路径。本发明由一个交换结构模块和n个底层存储控制器组成，n是目标芯片的块数。