[发明专利]鳍式场效应晶体管的制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管的制作方法。

背景技术

为了跟上摩尔定律的脚步，人们不得不不断缩短MOSFET场效应管沟道的长度。这样做有可以增加芯片的管芯密度，增加MOSFET的开关速度等等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此便使亚阀值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

由于这样的原因，随着半导体产业向22纳米技术节点的发展，渐渐开始从平面CMOS晶体管向三维(3D)FinFET(鳍式场效应晶体管)器件结构的过渡。FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的现有的集成电路生产技术的兼容性。

图1示出了现有技术的一种FinFET的立体结构示意图。如图1所示，FinFET(鳍式场效应晶体管)包括：半导体衬底10，所述半导体衬底10上形成有凸出结构(图中未标示)；氧化层11，覆盖所述半导体衬底10的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层11的部分成为FinFET的鳍(Fin)14；栅极结构，横跨在所述鳍14上，覆盖所述鳍14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin-FET，鳍14的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

最初是采用绝缘体上硅(SOI)基片来形成FinFET。形成鳍的刻蚀过程将会在进行到晶圆氧化埋层时自动中止，鳍的高度将完全取决于初始SOI上Si层的厚度。此外，由于存在着氧化埋层，相邻的鳍之间在电学上是完全隔离的，不需要再进行额外的隔离工艺。

由于采用SOI衬底工艺形成FinFET的工艺中，SOI衬底顶层Si的厚度即是鳍的高度，所以SOI衬底顶层Si的厚度要求要尽量的薄(20nm左右)，所以采用SOI衬底比采用体硅基片形成FinFET成本要高很多。这样的成本对于很多器件的生产来说是不能接受的，所以需要发展体硅工艺形成FinFET的技术。

于是开始发展采用体硅基片形成FinFET的工艺流程。与SOI相比，如果采用体硅基片，就无法在鳍的底部形成清晰的界面，而且不存在本征隔离层(氧化层)。因而就必须采用额外的器件隔离工艺。在完成鳍的刻蚀后紧跟着要进行氧化物的填充步骤。

现有技术中在体硅上形成FinFET的方法为先在体硅上刻蚀沟槽形成细长的鳍，再沉积氧化层填充鳍两侧的沟槽，随后抛光氧化层直至硅暴露。再进行对氧化层进行凹槽刻蚀以便在鳍之间清理出空间，以确定鳍的高度。

其中，氧化层凹槽刻蚀和最初的硅沟槽刻蚀相类似，都没有明显的刻蚀终止层，其刻蚀深度完全取决于刻蚀的时间，而且随着设计中鳍间隔变化而使鳍密度发生变化时，刻蚀就会受到微负载(图形)效应的影响。这样，用体硅工艺流程制作FinFET的过程中不容易控制和统一形成的鳍的高度，而制作FinFET中必须注意的保证鳍的宽度和高度必须保持一致，否则便会对器件的阈值电压等性能参数造成影响，导致电路中各个晶体管的性能参数彼此差异过大。

并且在这样的刻蚀中，挨着鳍的侧墙的氧化层刻蚀速率会低于沟槽内靠中心部分的氧化层刻蚀速率，在刻蚀结束后，氧化层内会出现如图2中所示的footing(标号3所指)的现象。这样，对器件的电学性能也会有不良的影响。

在授权公告号为CN1296991C、公告日为2007年1月24日、发明名称为《体半导体的鳍状FET器件及其形成方法》的专利申请文件中提到一种能较好控制鳍的高度的刻蚀方法，为对硅中设置一个高度控制层，使得可以在刻蚀进行到想要的鳍高时停止，从而实现鳍高度的统一。其中，高度控制层的形成为对半导体衬底进行离子注入。其原理在于，离子注入使得半导体衬底的暴露而受损的部分相对未受损的部分刻蚀速率改变了，从而能够对刻蚀的进程进行控制。