[发明专利]一种用于集成电路的多个时序模式合并的方法和系统

说明书

技术领域

本发明一般涉及集成电路设计，更具体地，涉及一种用于集成电路的多个时序模式合并的方法和系统。

背景技术

集成电路设计的流程的一个很重要的步骤就是时序分析(Timing Analysis)，时序分析中，首先可以对于时钟效应的预计采用理想时钟模型(Ideal Clock Model)，进行静态时序分析，然后插入时钟树(Insert Clock Tree)，插入时钟树也称时钟树规划。现有的时钟树规划过程可以手工完成，也可以由电子设计自动化(EDA)工具来完成的，最流行的时钟树都采用自动化工具来完成。其基本原理是根据各时序器件到时钟源的距离，在适当的位置放置缓冲器(buffer)以使时钟源到每个时序器件的时钟偏差(skew)最小化。插入的由缓冲器组成的树状的信号中继网络被称为时钟树。插入的时钟树要求能够满足时序约束文件中的时序约束，从而保持时序的收敛性，达到设计的效果。最后进行带时钟的时序分析以及时钟树调节。时钟树规划、时钟树插入以及时钟树调节的耗时往往要以天甚至周来计算，是集成电路设计过程中影响设计周期的重要因素。

尤其当前的集成电路设计中，常常一个芯片具有多个时序模式，也就是说，该芯片的逻辑电路可以在多个不同的时钟频率下工作，在这种情况下，传统的设计中，一种解决办法是对每个时序模式，都进行静态及动态时序分析，使多个时序模式都达到时序收敛，仅仅是一个时序模式的时序分析，已经需要大量时间，对多个时序模式的时序分析，显然需要消耗更大量的时间，使得整个设计周期大大加长；由用户自己将多个时序模式合并成较少的时序模式，最好是合并成一个时序模式，在这种方法中，一种解决办法是：采用最大时钟频率的时序要求，但是这种解决方案在电路的逻辑域彼此有交互的情况下是有问题的；现有技术中的另一种方案，首先接收多个在不同时序下所要求的时序约束文件，并且生成合并的时序约束文件，这个时序约束文件合并时将多个时序约束完整地汇总为一个超级模式(super mode)，所有时序约束文件中的所有的时钟波形都会保存在超级模式中，然后可以用于物理设计工具进行多次的物理设计迭代，但是这种合并方式只考虑了时序约束，没有考虑电路；另外，在合并过程中也没有考虑时序冗余，后续将会详细介绍对于某些集成电路设计，这种合并方法不能解决问题。

发明内容

因此，需要一种集成电路的多个时序模式合并的方法和系统，使得设计人员能够迅速合并多种时钟模式，从而减少设计时间、提高设计效率。

根据本发明的一个方面，提供了一种用于集成电路的多个时序模式合并的方法，包括：

对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；

对所述电路在多个给定的时序模式下进行静态时序分析；

根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及

将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。

根据本发明的另一个方面，提供了一种用于集成电路的多个时序模式合并的系统，包括：

分组装置，被配置为对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；

静态时序分析装置，被配置为对所述电路在多个给定的时序模式下进行静态时序分析；

关系获得装置，被配置为根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及

合并装置，被配置为将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。

附图说明

通过对附图中本发明示例实施例方式的更详细描述，本发明的上述、以及其它目的、特征和优势将变得更加明显，其中，相同的参考标号通常代表本发明示例实施例方式中的相同部件。

图1示出了一个实际的集成电路设计例子；

图2示出了另外一个实际的集成电路设计的不同的时序模式；

图3示意性地示出了根据本发明的一种实施方式的用于集成电路的多个时序模式合并的方法的流程图；

图4是一个常规电路示意图；以及

图5示出了用于集成电路的多个时序模式合并的系统500的结构框图。

具体实施方式

将参照附图更加详细地描述本发明的优选实施方式，在附图中显示了本发明的优选实施例。然而，本发明可以以各种形式实现而不应该理解为被这里阐述的实施例所限制。相反，提供这些实施例是为了使本发明更加透彻和完整，并且，完全将本发明的范围传达给本领域的技术人员。