[发明专利]一种基于确定性重放的处理器整体故障检测系统与方法

权利要求书

1.一种基于确定性重放的处理器整体故障检测系统，包括一检测多核处理器，以及一冗余比较多核处理器，其特征在于，

还包括记录模块，与所述检测多核处理器中每个处理器核相对应的多个异或模块-1，重放模块，与所述冗余比较多核处理器中每个处理器核相对应的多个异或模块-2和多个比较模块，其中：

所述记录模块，用于在所述检测多核处理器执行一并行程序时，记录所有被检测的处理器核之间的信息交互，并将记录下米的交互传递信息传输出去；

所述异或模块-1，用于在所述检测多核处理器执行所述并行程序时，收集所述检测多核处理器中每个处理器核对每一条指令的执行，记录下每一条指令执行的结果，并将所有结果通过异或的方式进行处理，得到处理后的异或结果-1并传输出去；

所述重放模块，用于根据记录模块记录下来的处理器核之间的交互传递信息，在所述冗余比较多核处理器中确定性重放执行所述并行程序；

所述异或模块-2，用于在所述冗余比较多核处理器根据重放模块中的交互传递信息进行确定性重放执行所述并行程序时，收集所述冗余比较处理器核中对每一条指令的执行，记录下每一条指令执行的结果，并将所有结果通过异或的方式进行处理，得到处理后的异或结果-2传输给比较模块；

所述比较模块，用于读入所述异或模块-1记录的异或结果-1，并将异或结果-1同重放执行的异或结果-2进行比对，通过比对的结果来判断两次执行中所述检测多核处理器和/或所述冗余比较多核处理器是否发生或者触发故障。

2.根据权利要求1所述的基于确定性重放的处理器整体故障检测系统，其特征在于，一非处理器核设备与所述一组需要被检测的处理器核组组成一检测多核处理器，完成并行程序的指令完整执行过程；或者与所述一组用来做比对的冗余的处理器核组组成一冗余比较多核处理器，完成并行程序的指令完整执行过程；

其中，所述一组需要被检测的处理器核组与所述一组用来做比对的冗余的处理器核组具有相同个数的多个处理器核。

3.根据权利要求2所述的基于确定性重放的处理器整体故障检测系统，其特征在于，所述非处理器核设备，包括二级缓存、片上网络、内存控制器。

4.根据权利要求1至3任一项所述的基于确定性重放的处理器整体故障检测系统，其特征在于：

所述每一异或模块-1一体化地配置在相应的每一个需要被检测的处理器核里面；

所述每一异或模块-2一体化地配置在冗余比较多核处理器中每一个用来做比对的冗余的处理器核里面。

5.根据权利要求1至3任一项所述的基于确定性重放的处理器整体故障检测系统，其特征在于，所述交互传递信息包括时间序关系和执行序关系；

所述记录模块包括采样模块；

所述采样模块用于记录根据采样周期进行指令窗口采样而得到的处理器核之间的所述时间序关系；记录两次采样周期之内的冲突操作之间的所述执行序关系。

6.根据权利要求5所述的基于确定性重放的处理器整体故障检测系统，其特征在于，所述采样周期为512个时钟周期。

所述记录模块包括多个与每一个被检测的处理器核相对应的CAM存储记录模块，用于存储所述相应处理器核最近提交的1024条访存指令；并当一个访存指令被执行时，检测其他处理器核内的CAM存储记录模块，判断是否有与其冲突的访存指令；如果有，则记录处理器核之间的执行序关系；否则不记录。

7.根据权利要求6所述的基于确定性重放的处理器整体故障检测系统，其特征在于，所述重放模块中，包括与所述冗余比较多核处理器的每一处理器核相对应的多个暂停取指寄存器，用于监控每个处理器核当前执行的访存指令数，根据所述时间序关系和执行序关系完成所述并行程序的确定性重放。