[发明专利]系统错误的辅助分析方法及其装置有效
申请号: | 201110461342.X | 申请日: | 2011-12-28 |
公开(公告)号: | CN103186431A | 公开(公告)日: | 2013-07-03 |
发明(设计)人: | 陈嘉祥 | 申请(专利权)人: | 英业达股份有限公司 |
主分类号: | G06F11/07 | 分类号: | G06F11/07 |
代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 梁挥;常大军 |
地址: | 中国台湾台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 系统 错误 辅助 分析 方法 及其 装置 | ||
技术领域
本发明涉及一种辅助分析方法及其装置,特别涉及一种系统错误的辅助分析方法及其装置。
背景技术
一般而言,服务器系统系利用可程序化逻辑装置作为基板(Baseboard)信号的控制装置。其中,可程序化逻辑装置具有顶层模块(Top module)与多个功能模块,顶层模块串接每一功能模块。可程序化逻辑装置可通过顶层模块接收并传输来自外部输入装置的输入数据至对应的功能模块、输出来自功能模块的输出数据至对应的外部输出装置以及传输外部双向总线装置与功能模块之间的总线数据,进而使可程序化逻辑装置可控制并处理服务器系统中输入装置、输出装置与双向总线装置所有输出与接收的信号。
此外,可程序化逻辑装置也具有记忆体空间,以储存当下基板(Baseboard)上的相关信号。而可程序化逻辑装置可将储存于记忆体空间的数据输出,以让使用者或管理者能得知当下基板上的状况。但由于上述记忆体空间仅能储存当下基板(Baseboard)上的相关信号,使得服务器系统于运作上出现错误或提供服务器系统的电力突然中断时,服务器系统不易分析使服务器系统运作错误或电力突然中断的原因。
发明内容
有鉴于此,本发明的目的在于提出一种系统错误的辅助分析方法及其装置,藉以解决现有技术所存在的问题。
依据本发明所揭露的系统错误的辅助分析方法的一实施例,系统错误的辅助分析方法适用于一系统错误的辅助分析装置,其中系统错误的辅助分析装置接收一中断信号,且包括一顶层模块。系统错误的辅助分析方法包括:储存顶层模块所传输的N笔输入数据、M笔输出数据与P笔总线数据,其中N、M与P为正整数;当接收中断信号时,判断N、M或P的值是否大于或等于二;若N大于或等于二,输出第N笔输入数据与第N-1笔输入数据,其中第N笔输入数据为接收中断信号时所储存;若M大于或等于二,输出第M笔输出数据与第M-1笔输出数据,其中第M笔输出数据为接收中断信号时所储存;以及若P大于或等于二,输出第P笔总线数据与第P-1笔总线数据,其中第P笔总线数据为接收中断信号时所储存。
依据本发明所揭露的系统错误的辅助分析装置的一实施例,系统错误的辅助分析装置电性耦接至少一输入装置、至少一输出装置与至少一双向总线装置,系统错误的辅助分析装置接收一中断信号。系统错误的辅助分析装置包括一顶层模块与一储存模块,储存模块耦接顶层模块。顶层模块用以接收来自至少一输入装置的N笔输入数据、输出M笔输出数据予至少一输出装置以及传输至少一双向总线装置与系统错误的辅助分析装之间的P笔总线数据,其中N、M与P为正整数。储存模块用以储存N笔输入数据、M笔输出数据与P笔总线数据。
其中,当系统错误的辅助分析装置接收中断信号时,系统错误的辅助分析装置判断N、M或P的值是否大于或等于二,若N大于或等于二,储存模块输出第N笔输入数据与第N-1笔输入数据,其中第N笔输入数据为接收中断信号时所储存;若M大于或等于二,储存模块输出第M笔输出数据与第M-1笔输出数据,其中第M笔输出数据为接收中断信号时所储存;若P大于或等于二,储存模块输出第P笔总线数据与第P-1笔总线数据,其中第P笔总线数据为接收中断信号时所储存。
依据本发明所揭露的系统错误的辅助分析方法及其装置的实施例,可通过储存模块储存顶层模块所传输的每一笔输入数据、每一笔输出数据与每一笔总线数据,使得系统错误的辅助分析装置接收中断信号时可输出两笔输入数据、两笔输出数据或两笔总线数据(即系统错误的辅助分析装置接收中断信号时所储存的输入数据、输出数据或总线数据以及系统错误的辅助分析装置接收中断信号之前所储存的输入数据、输出数据或总线数据),进而使配置有系统错误的辅助分析装置的系统比对与分析系统错误的辅助分析装置所输出的数据,以获得中断信号产生的原因。
以下结合附图和具体实施例对本发明进行详细描述,但不作为对本发明的限定。
附图说明
图1A为依据本发明所揭露的系统错误的辅助分析装置未接收中断信号的一实施例结构示意图;
图1B为依据本发明所揭露的系统错误的辅助分析装置接收中断信号的一实施例结构示意图;
图2为图1B所述的系统错误的辅助分析装置执行系统错误的辅助分析方法的一实施例流程图;
图3为依据图1A的的输入装置、输出装置、双向总线装置、顶层模块与储存模块的一实施例结构示意图。
其中,附图标记
20 输入装置
21 输入数据
30 输出装置
31 输出数据
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