[实用新型]测试板电路

说明书

技术领域

本实用新型是关于一种测试板电路，尤指一种具有静电防护的测试板电路。

背景技术

集成电路IC于完成封装为成品后，接着就是要测试集成电路IC的良率。此测试称为成品测试，目的在确认集成电路IC成品的功能、速度、容忍度、耗电、散热等属性是否正常，以保证IC成品出货的质量。

请参见图1，为传统的集成电路IC的测试板的示意图。测试板10上有插座(Socket)12，使待测的集成电路IC14可置放于插座12内。插座12上会有数个连接端a与集成电路IC14的接脚电性连接。测试板10也会有插槽18，插槽18内会有数个端子电性连接至插座12的数个连接端a，使测试机台(未绘出)透过插槽18将测试信号传送至集成电路IC进行测试。

一般的集成电路IC均会有设计静电防护电路，以避免静电放电造成的集成电路IC的劣化或毁损。目前工业界认定一般商用集成电路IC必须通过ESD组件敏感等级为HBM测试要达+-2kV以上。请参见图2，为工作台常见的硅胶材料所造成的静电与湿度的关系图。如图所示，静电在潮湿环境(湿度大于80％)与干燥(湿度小于20％)，静电等级可由2,000伏特以下升高到10,000伏特以上。测试环境中，集成电路IC的运送、机台的运作，均可能因摩擦而产生静电，这些静电可能会超过集成电路IC内部的静电防护电路的承受上限而于测试过程使集成电路IC因静电放电而劣化或损坏，尤其在干燥的测试环境下。如何避免集成电路IC在测试环境因静电放电而受损是目前待解决的问题。

实用新型内容

鉴于先前技术中的测试环境可能产生静电而使待测集成电路IC受损，本实用新型的目的在于提供一种测试板电路，在测试板上增加一静电防护电路，使静电可透过此静电防护电路释放而避免损及待测集成电路IC的内部电路。

为达上述目的，本实用新型提供了一种测试板电路，包含一电路基板、一测试连接槽及一静电防护电路。电路基板设置一半导体组件容置区，半导体组件容置区有数个连接端用以连接一待测半导体组件的数个接脚。测试连接槽耦接数个连接端，用以传送测试信号至待测半导体组件。静电防护电路耦接于数个连接端及测试连接槽之间，用以提供一静电防护。

在本实用新型的一实施例中，所述的测试板电路还包含至少一电源连接点，耦接该半导体组件容置区以提供一电力至该待测半导体组件，该静电防护电路还耦接该至少一电源连接点。该静电防护电路包含瞬态电压抑制器二极管或多层变阻器。

在本实用新型的另一实施例中，该静电防护电路包含瞬态电压抑制器二极管或多层变阻器。

本实用新型通过在测试板上增加一静电防护电路，使静电可透过此静电防护电路释放而避免损及待测集成电路IC的内部电路。

以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本实用新型的申请专利范围。而有关本实用新型的其它目的与优点，将在后续的说明与附图加以阐述。

附图说明

图1为传统的集成电路IC的测试板的示意图；

图2为工作台常见的硅胶材料所造成的静电与湿度的关系图；

图3为根据本实用新型的一较佳实施例的测试板电路的示意图。

【主要组件符号说明】

先前技术：

10：测试板

12：插座

14：集成电路IC

18：插槽

a：连接端

本实用新型：

100：测试板电路

110：电路基板

112：半导体组件容置区

114：待测半导体组件

116：功能测试电路

118：测试连接槽

120：静电防护电路

b：连接端

VCC：驱动电压源

具体实施方式

请参见图3，为根据本实用新型的一较佳实施例的测试板电路的示意图。测试板电路100包含一电路基板110、一测试连接槽118及一静电防护电路120，以供测试一待测半导体组件114的功能及电路特性是否符合规格。电路基板110上设置有一半导体组件容置区112，半导体组件容置区112有数个连接端b。当待测半导体组件114置放于半导体组件容置区112时，待测半导体组件114的数个接脚将对应耦接到这些连接端b。测试连接槽118，具有数个端子(未绘出)耦接至半导体组件容置区112中对应的连接端b。如此，测试机台(未绘出)的测试信号可透过测试连接槽118传送至待测半导体组件114的各接脚，以测试待测半导体组件114是否正常。