[实用新型]基于双向同步自适应时钟的JTAG接口电路装置有效
| 申请号： | 201120079849.4 | 申请日： | 2011-03-24 |
| 公开（公告）号： | CN202025313U | 公开（公告）日： | 2011-11-02 |
| 发明（设计）人： | 陆俊峰;洪一;周乐;李岩 | 申请（专利权）人： | 中国电子科技集团公司第三十八研究所 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 合肥金安专利事务所 34114 | 代理人： | 金惠贞 |
| 地址： | 230088 安徽*** | 国省代码： | 安徽;34 |
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| 摘要： | |||
| 搜索关键词： | 基于 双向 同步 自适应 时钟 jtag 接口 电路 装置 | ||
1.基于双向同步自适应时钟的JTAG接口电路装置，其特征在于：包括位于处理器内核调试逻辑一侧的由第一同步器，第一、第二与门电路和第一、第二D触发器构成的接口电路；位于JTAG硬件仿真器一侧的由第二同步器，第三、第四门电路，第三、第四D触发器和TCK信号生成器、TMS、TDI信号生成器构成的接口电路；
所述处理器内核调试逻辑一侧的接口电路中的第一同步器(12)的第一和第二输入端分别与硬件仿真器中的TCK生成器(51)输出端和处理器内核工作时钟域连接，其输出端分别与第一、第二与门电路(33、34)的第一输入端和第一D触发器(22)的第一输入端连接；第一D触发器的第二输入端与处理器内核工作时钟域连接，其输出端分别与第一和第二与门电路的第二输入端及硬件仿真器中的第二同步器(11)的第一输入端连接，第一和第二与门电路的输出端分别接入处理器内核调试逻辑电路；第二D触发器(42)的第一输入端和第二输入端分别与硬件仿真器中的TMS、TDI信号生成器(52)的输出端和处理器内核工作时钟域连接，其输出端接入处理器内核调试逻辑电路，第二D触发器的控制端与第二与门电路的输出端连接；
所述JTAG硬件仿真器一侧的接口电路中的第二同步器(11)的第二输入端与硬件仿真器的工作时钟域连接，其输出端分别与第三、第四与门电路(31、32)的第一输入端和第三D触发器(21)的第一输入端连接，第三D触发器的输出端分别与第三、第四与门电路的第二输入端连接；第三与门电路的输出端分别与TCK生成器(51)和TMS、TDI信号生成器(52)的第一输入端连接，第四与门电路的输出端分别与TCK生成器和TMS、TDI信号生成器的第二输入端连接；TCK生成器和TMS、TDI信号生成器的第三输入端分别与硬件仿真器的工作时钟域连接；第四D触发器(41)的第一输入端和第二输入端分别与处理器内核调试逻辑电路输出端和硬件仿真器的工作时钟域连接，其控制端与第四与门电路的输出端连接，第四D触发器的输出端接入JTAG硬件仿真器的内部逻辑电路。
2.根据权利要求1所述的基于双向同步自适应时钟的JTAG接口电路装置，其特征在于：第一同步器(12)和第二同步器(11)分别由两级D触发器串联构成。
3.根据权利要求1所述的基于双向同步自适应时钟的JTAG接口电路装置，其特征在于：第二D触发器(42)为带使能、宽度为2-bit的D触发器；第四D触发器(41)为带使能、宽度为1-bit的D触发器。
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