[实用新型]具有静电放电防护功能的集成电路

说明书

技术领域

本实用新型涉及一种集成电路，特别是一种静电放电防护性能更佳的具有静电放电防护功能的集成电路。

背景技术

静电放电防护问题是集成电路产品可靠性的重要问题，在集成电路失效中，静电放电失效占了将近一半。传统的集成电路静电放电防护主要采用在芯片10内部的VDD、VSS电源线之间加入钳位电路（Clamp circuit），实现全局保护结构。随着集成电路加工水平的迅猛发展，VDD、VSS电源线寄生电阻严重影响了集成电路的静电放电保护性能，采用与封装技术结合的传统静电放电保护电路开始出现，并被广泛采用。如图1所示，作用在核心电路或输入/输出电路14上的脉冲经过压焊垫13、18，再经连接线12、17、键合区11、16传递到封装基板上的导线层20、21后，再回到芯片内部，通过VDD-to-VSS ESD钳位电路50（ESD，Electro Static Discharge，静电放电）释放掉，将VDD、VSS之间的电压降钳制在一个安全的电压下，实现集成电路静电放电保护功能。采用这种电路，存在的最大问题是VDD-to-VSS ESD钳位电路50的闩锁维持电压通常要高于集成电路工作电压，以克服VDD、VSS电源线之间的闩锁（LATCH UP）问题。随着集成电路制造技术的进步，VDD、VSS电源线之间的静电烧毁电压与工作电压之间可用于静电放电设计的电压降越来越小，为了克服这些问题，势必要采用大量的压焊垫13、18来降低芯片电源线（VDD_IC和VSS_IC）上的寄生电阻，限制了集成电路输入/输出压焊垫的数目。此外，由于静电放电防护可用的电压空间有限，输入/输出电路中常用降低寄生电容的方式（如使用串联二极管或P+ — N+距离比较大的二极管等）都受到了一定的限制，也就限制了射频集成电路静电放电防护性能的提升空间。

实用新型内容

本实用新所要解决的技术问题是提供一种具有静电放电防护功能的集成电路，以提供更大的集成电路静电放电防护电压空间，利于防止集成电路被静电放电损坏。

本实用新型解决上述技术问题的技术方案如下：

一种具有静电放电防护功能的集成电路，包括：位于封装基板上的第一导线层，所述导线层包括高压导线层和低压导线层；集成电路芯片，所述芯片包括被保护电路，所述被保护电路由形成于所述芯片上的电源线供电，所述电源线包括高压电源线和低压电源线；连接线，包括高压连接线和低压连接线，所述高压连接线连接于高压导线层和高压电源线之间，所述低压连接线连接于低压导线层和低压电源线之间；还包括电容，所述电容贴装在封装基板上的高压导线层和低压导线层之间。

本实用新型的有益效果是：当静电放电事件发生时，静电脉冲可通过芯片的电源线、芯片与基板之间的连接线、基板上的导线层传递到电容上，并被电容吸收掉，将高压电源线与低压电源线之间的电压钳制到所述芯片能够承受的电压降以下，本实用新型与传统的采用制作在芯片内部的VDD-to-VSS箝位电路相比，采用电容吸收静电脉冲，无需考虑闩锁问题，箝位电压允许小于工作电压，可提供更大的集成电路静电放电防护电压空间，有利于集成电路的静电放电防护电路设计。

在上述技术方案的基础上，本实用新型还可以做如下改进。

进一步，所述电容为一个贴装在封装基板上的高压导线层和低压导线层之间的贴片电容，或者多个并联、和/或串联贴装在封装基板上的高压导线层和低压导线层之间的贴片电容。

采用上述进一步方案的有益效果是，采用贴片电容可以降低集成电路静电放电防护通道上的寄生电感，确保电容能在小于10纳秒时间内发挥作用；采用并联结构，则有利于降低大尺寸集成电路静电放电防护通道上的寄生电感，防止远离电容的压焊垫出现比其他压焊垫静电放电防护能力更脆弱的现象；采用串联结构，则可以确保一个电容损坏后，ESD防护电路仍然能正常工作，满足高可靠性芯片的使用要求。

进一步，所述被保护电路为输入/输出电路和/或核心电路。

采用上述进一步方案的有益效果是，无论是输入/输出电路还是核心电路，采用本实用新型后均可以提高集成电路的静电放电防护性能。

进一步，还包括位于封装基板上的第二导线层，所述第一导线层和第二导线层之间电性短接，和/或通过至少一个ESD防护单元连接；所述ESD防护单元用于在所述集成电路正常工作时将第一导线层和第二导线层电性分离，在静电放电发生时将第一导线层、第二导线层电性短接。