[实用新型]一种新型全数字B超前端数据采集装置

说明书

技术领域

本实用新型涉及B超前端数据采集装置，具体为一种新型全数字B超前端数据采集装置。 

背景技术

随着电子技术的进步，B超设计由模拟方式朝数字方式发展，且趋向于小型化、手持式。在此过程中，对于全数字B超前端数据的采集，首先需要解决直接高速采集多通道B回波模拟数据并转化为数字信号问题，为解决该问题，现有的32路回波数据采集技术一般是：模拟数据回波通道1至模拟数据回波通道32分别经过模拟/数字的转换，变为数字数据，经FIFO或者DRAM存储缓冲，后进入FPGA进行处理。其中FIFO为独立先进先出器件（First-in-First-out），DRAM为独立的双口存储器器件（Double port random access memory），FPGA为现场可编程逻辑阵列（Field programming gate arry）。此方案存在的不足为：FIFO和DRAM均为外部独立器件，当通道数目为32路时，分别需要32个FIFO数目或者DRAM以及多片FPGA，会使得B超系统体积变得庞大，不符合小型化发展趋势。FIFO和DRAM数据接口多为并行方式，会导致逻辑控制电路复杂度增加，可靠性降低。系统采用外部FIFO或者DRAM并需要多片FPGA，这会使得整体成本高。 

实用新型内容

本实用新型所解决的技术问题在于提供一种新型全数字B超前端数据采集装置，以解决上述背景技术中的缺点。 

本实用新型所解决的技术问题采用以下技术方案来实现： 

一种新型全数字B超前端数据采集装置，包括模拟数据回波通道、模拟/数字转换电路、数字数据通道、串行/并行控制电路、块状存储器控制电路、内插算法处理电路、锁相环、后续数字波速合成处理电路、现场可编程门阵列，所述每一个模拟回波通道均与一个模拟/数字转换电路相连通，所述每一个模拟/数字转换电路均与一个数字数据通道相连通，所述每一个数字数据通道均与一个串行/并行控制电路相连通，所述每一个串行/并行控制电路均与块状存储器控制电路相连通，所述每一个内插算法处理电路均连接在锁相环，所述锁相环与后续数字波速合成处理电路相连接，所述串行/并行控制电路、块状存储器控制电路、内插算法处理电路、锁相环、后续数字波速合成处理电路均连接在现场可编程门阵列上。

本实用新型中，所述模拟数据回波通道、模拟/数字转换电路、数字数据通道、串行/并行控制电路、块存储器控制电路、内插算法处理电路的个数均为32个。 

有益效果

本实用新型可实现B超回波的多通道高速数据同步采集，提高了集成度，可降低了生产成本，可实现B超的小型化，并能提高后续数字波束合成的精度。

附图说明

图1为本实用新型的原理示意图。 

具体实施方式

为了使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本实用新型。 

一种新型全数字B超前端数据采集装置，包括模拟数据回波通道1、模拟/数字转换电路2、数字数据通道3、串行/并行控制电路4、块存储器控制电路5、内插算法处理电路6、锁相环7、后续数字波速合成处理电路8、现场可编程门阵列9，所述每一个模拟回波通道1均与一个模拟/数字转换电路2相连通，所述每一个模拟/数字转换电路2均与一个数字数据通道3相连通，所述每一个数字数据通道3均与一个串行/并行控制电路4相连通，所述每一个串行/并行控制电路4均与块存储器控制电路5相连通，所述每一个内插算法处理电路6均连接在锁相环7，所述锁相环7与后续数字波速合成处理电路8相连接，所述串行/并行控制电路4、块存储器控制电路5、内插算法处理电路6、锁相环7、后续数字波速合成处理电路8均连接在现场可编程门阵列9上，所述模拟数据回波通道1、模拟/数字转换电路2、数字数据通道3、串行/并行控制电路4、块存储器控制电路5、内插算法处理电路6的个数均为32个。 

运行时，模拟数据回波通道1接收并传输模拟信号到模拟/数字转换电路2，模拟/数字转换电路2将模拟信号转换为数字信号并通过数字数据通道3传输到串行/并行控制电路4进行处理后传输到块存储器控制电路5处理，然后传输到内插算法处理电路6中处理、经内插算法处理电路6处理后的信号传输到锁相环7中处理，并在后续数字波速合成处理电路8中完成后续数字波束合成。 

以上显示和描述了本实用新型的基本原理和主要特征及本实用新型的优点，本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内，本实用新型要求保护范围由所附的权利要求书及其等效物界定。