[实用新型]一种防毛刺时钟选择器的时序优化电路

权利要求书

1.一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，电路连接如下：

一路输入时钟分别连接第一、第二寄存器的时钟输入端及第一与非门的一个输入端，第一寄存器的输出端与第二寄存器的数据输入端相连，第二寄存器的输出端连接第一与非门的另一个输入端；另一路输入时钟分别连接第三、第四寄存器的时钟输入端及第二与非门的一个输入端，第三寄存器的输出端与第四寄存器的数据输入端相连，第四寄存器的输出端连接第二与非门的另一个输入端；时钟选择信号连接非门输入端，非门输出端连接第一与门的一个输入端，第一与门的另一个输入端连接第四寄存器的输出非端，第一与门的输出端连接第一寄存器的数据输入端；时钟选择信号还连接第二与非门的一个输入端，第二与非门的另一个输入端连接第二寄存器的输出非端；复位信号分别连接第一、第二、第三、第四寄存器的复位清零端；第一、第二与非门的输出作为第三与非门的输入端，第三与非门的输出端为防毛刺时钟选择器的输出时钟。