[实用新型]时间数字转换器

权利要求书

1.一种时间数字转换器，其特征在于，包括：

测量控制电路单元，用于给所述时间数字转换器中的其它模块电路提供控制信号，实现状态转换；

精细计数接口单元，用于接收所述测量控制电路发出的脉冲信号，并将所述脉冲信号延长至时钟上升沿到来之后并启动精细计数单元开始计数，所述脉冲信号包括开始脉冲信号和停止脉冲信号，所述开始脉冲信号与停止脉冲信号之间的时间间隔为所测时间间隔；

所述精细计数单元包括环形延时链、双边沿计数器、精细计数锁存器和优先级编码器；所述环形延时链包括位于芯片左边最上方的一组与逻辑门和位于其它位置的至少八组非逻辑门，所述这些逻辑门按口字型摆放并首尾相接；所述双边沿计数器，用于计量所述脉冲信号在所述环形延时链中的循环圈数作为精细计数值的高位输出；所述精细计数锁存器，用于锁定所述脉冲信号在所述环形延时链中延迟到达的位置；所述优先级编码器，用于对所述精细计数锁存器的输出信号进行编码并作为精细计数值的低位输出；

粗计数单元，用于计量所测时间间隔内的时钟上升沿的数量并作为粗计数值输出；

校准单元，用于对所述精细计数单元进行校准，获得一个内部基准参考时钟的校准数据；

内部寄存器单元，用于存储所述粗计数单元和精细计数单元的计数结果数据、校准原始数据和后处理单元的运算结果数据；

所述后处理单元，用于将所述内部寄存器单元中的数据按照如下公式进行运算：T=T_clk(Nc+(Nf1-Nf2)/Nj)，并将所述运算的结果存入所述内部寄存器单元，其中

T为所述的所测时间间隔，T_clk为时钟周期，Nc为所述开始脉冲信号和停止脉冲信号之间的粗计数值，Nf1为所述开始脉冲信号上升沿到随后到来的第一个时钟上升沿之间的精细计数值， Nf2为所述停止脉冲信号上升沿到随后到来的第一个时钟上升沿之间的精细计数值，Nj为所述的一个内部基准参考时钟的校准数据。

2.如权利要求1所述的时间数字转换器，其特征在于：所述非逻辑门为十五组。

3.如权利要求1所述的时间数字转换器，其特征在于：所述的精细计数接口包括一个或门、一个与非门、一个与门、一个T触发器、第一D触发器、第二D触发器和第三D触发器;

所述第一D触发器、第二D触发器和第三D触发器分别具有一个CP端、一个D端、一个Q输出端、一个使能端和一个CLR端；所述T触发器具有一个输入端，一个时钟输入端，一个输出端；所述第一D触发器的Q输出端与所述或门的一个输入端连接；所述第二D触发器的Q输出端与所述或门的另一个输入端连接；所述第三D触发器的D端与所述或门的输出端连接，所述第三D触发器的Q输出端与所述与非门的一个输入端连接；

所述或门的输出端与所述与非门的另一个输入端连接；

所述与非门的输出端与所述与门的一个输入端连接；

所述与门的输出端分别与所述第一D触发器、第二D触发器和第三D触发器的CLR端连接；

所述T触发器的输入端与所述与非门的输出端连接。

4.如权利要求1所述的时间数字转换器，其特征在于，所述的测量控制电路单元包括基于FPGA的可编程逻辑单元。

5.如权利要求1所述的时间数字转换器，其特征在于：所述精细计数单元的输出端设有串联的用于锁存的下降沿触发的第一寄存器组和用于隔离亚稳态的上升沿触发的第二寄存器组。

6.如权利要求1所述的时间数字转换器，其特征在于：所述双边沿计数器包括上升沿触发的奇数计数器、下降沿触发的偶数计数器和用时钟作为选通控制信号的数据选择器，所述奇数计数器和偶数计数器并联，所述奇数计数器和偶数计数器的输出端连接到所述数据选择器。