[实用新型]基于IEEE 1500 的嵌入式SRAM存储器测试结构

权利要求书

1.一种基于IEEE 1500的嵌入式SRAM存储器测试结构，包括BIST测试控制器，其特征是：还包括嵌入式SRAM封装的基于IEEE 1500标准的测试壳Wrapper；所述测试壳接收BIST测试控制器送来的控制信号、指令信号、测试地址数据、测试激励数据，并将测试响应数据输出到BIST测试控制器，测试壳Wrapper围绕着被测嵌入式SRAM，测试壳中的各组成单元符合IEEE 1500标准功能描述。

2.根据权利要求1所述的一种基于IEEE 1500的嵌入式SRAM存储器测试结构，其特征是：所述测试壳Wrapper包括：边界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口WIP、数据输入端口WSI、数据输出端口WSO等；边界寄存器WBR上的各分为两组，一组WBR_in的并行输出端分别与SRAM的数据输入端、地址数据输入端、读写使能信号输入端相连，另一组WBR_out的并行输入端与SARM的数据输出端相连，边界寄存器WBR的时钟信号输入端、移位使能信号端、并行使能信号端与指令寄存器WIR相连，控制接口WIP的控制信号输出端与指令寄存器WIR相连；旁路寄存器WBY被连接在WSI和WSO之间，提供一个旁路的路径以使测试数据快速通过测试壳，可以有效的缩短扫描的路径。

3.根据权利要求1所述的一种基于IEEE 1500的嵌入式SRAM存储器测试结构，其特征是：所述BIST测试控制器包括：算法状态机模块、指令数据模块、读写信号模块、地址数据模块、输入缓存模块、输出缓存模块、控制信号模块、结果比较模块；算法状态机模块与指令数据模块、读写信号模块、地址数据模块、控制信号模块、结果比较模块相连，并控制其工作状态，读写信号模块与输出缓存模块相连，控制输出缓存模块的读写状态，指令数据模块与输出缓存模块相连，通过输出缓存模块向测试壳输出测试指令，地址数据模块与输出缓存模块相连，地址数据模块产生的测试地址数据通过输出缓存模块输出到测试壳，数据背景模块与输出缓存模块相连，数据背景模块产生的测试激励数据和指令信号通过输出缓存模块输出到测试壳，输出缓存模块的数据输出端WSO与测试壳的数据输入端WSI相连，控制信号模块与测试壳相连，输出控制信号，输入缓存模块的数据输入端WSI与测试壳的数据输出端WSO相连，接收测试响应信号，输入缓存模块与结果比较模块相连，将接收到的测试响应数据输出到结果比较器，数据背景模块与结果比较模块相连，将生成的测试激励数据输出到结果比较模块，结果比较模块将测试激励数据与测试响应数据进行比较，并输出比较结果。

4.根据权利要求1所述的一种基于IEEE 1500的嵌入式SRAM存储器测试结构，其特征是：包括有时钟信号、状态模式控制信号、对测试壳控制信号、测试结果信号输出端信号。

5.根据权利要求4所述的一种基于IEEE 1500的嵌入式SRAM存储器测试结构，其特征是：所述状态模式控制信号输入端可输入正常模式、测试模式和旁路模式三种测试模式信号。